스카이브리지: 차세대 초미세 3차원 집적 회로 제조 혁신

초록

본 논문은 기존 CMOS의 20 nm 이하 스케일링 한계를 극복하기 위해 수직 나노와이어 기반의 미세 입체 집적 회로 패브릭 ‘스카이브리지’를 제안한다. 핵심은 균일한 나노와이어 위에 순차적 물질 증착으로 모든 소자를 형성하고, 리소그래피와 도핑을 초기 단계에서만 수행함으로써 공정 복잡도와 정밀도 요구를 크게 낮춘다. 열 관리, 전기 연결, 제조 공정 전반을 3D 친화적으로 설계했으며, 주요 공정 단계에 대한 실험적 검증 결과를 제시한다.

상세 요약

스카이브리지 패브릭은 기존 평면 CMOS가 직면한 장치 스케일링 한계, 인터커넥트 지연 및 제조 복잡성을 근본적으로 재구성한다. 가장 큰 혁신은 ‘균일 수직 나노와이어’를 기본 구조 단위로 채택한 점이다. 이 나노와이어는 고정된 직경(≈20 nm)과 일정한 배열을 유지하면서, 이후 단계에서 전계 효과 트랜지스터(FET), 저항, 커패시터 등 다양한 기능을 물리적 증착(예: ALD, CVD)과 선택적 식각으로 구현한다. 리소그래피와 이온 주입은 나노와이어 형성 직후, 즉 기판 위에 나노와이어를 패터닝하는 초기 단계에서만 수행되며, 이후 공정에서는 마스크 없이 전층을 순차적으로 코팅한다는 ‘마스크 프리’ 접근법을 채택한다. 이는 마스크 수를 크게 감소시켜 비용과 공정 변동성을 낮춘다.

열 관리 측면에서는 3D 스택 전체에 걸쳐 나노와이어가 열 전도 경로를 제공하도록 설계되었다. 각 층은 열 전도성 금속(예: Cu)으로 래핑되며, 나노와이어 자체가 열 방출 면적을 확대한다. 시뮬레이션 결과, 동일 전력 밀도에서 전통적인 TSV 기반 3D-IC 대비 온도 상승이 30 % 이하로 억제되는 것으로 나타났다.

전기적 연결은 ‘수직 인터커넥트’와 ‘수평 브리지’ 두 가지 메커니즘으로 구현된다. 수직 인터커넥트는 나노와이어 자체를 전도성 실리콘 또는 금속으로 도핑·코팅해 전류를 전달하고, 수평 브리지는 나노와이어 사이에 얇은 금속층을 증착해 인접 나노와이어 간 신호 전달을 가능하게 한다. 이러한 구조는 기존 TSV가 차지하는 면적을 최소화하면서도 고밀도 배선이 가능하도록 한다.

제조 공정 흐름은 크게 네 단계로 구분된다. 첫째, 실리콘 기판에 고정밀 전자빔 리소그래피로 나노와이어 패턴을 형성하고, 화학적 식각으로 수직 구조를 만든다. 둘째, 전도성 및 절연성 물질을 순차적으로 ALD·CVD로 증착해 트랜지스터 채널, 게이트, 소스/드레인 등을 구현한다. 셋째, 선택적 식각과 플라즈마 처리로 각 소자 영역을 정의하고, 마지막으로 금속 라인과 보호 패시베이션을 전층에 걸쳐 스퍼터링한다. 각 단계마다 공정 파라미터(온도, 압력, 전구체 흐름)를 최적화해 나노와이어 손상을 최소화하고, 실험 결과 95 % 이상의 수율을 달성했다.

핵심 실험적 증명으로는 (1) 20 nm 직경 나노와이어의 균일성 측정(표준편차 < 2 nm), (2) ALD 기반 고κ 게이트 산화막(≈1 nm) 증착 후 전계 효과 트랜지스터의 이동도 150 cm²/V·s 달성, (3) 수직 금속 라인(Cu) 형성 후 10 µm 스택에서 전류 밀도 1 MA/cm² 유지, (4) 열 전도 테스트에서 3‑스택 구조의 온도 상승 15 °C 이하 억제 등이다. 이러한 실험은 스카이브리지 제조 공정이 기존 CMOS 라인과 호환 가능하면서도 새로운 3D 설계 자유도를 제공함을 입증한다.

전반적으로 스카이브리지는 나노스케일 물리적 제한을 회피하고, 제조 복잡성을 크게 낮추며, 열·전기·공정 전반에 걸친 최적화를 통해 차세대 초미세 3D IC 구현을 위한 실용적 로드맵을 제시한다.