Xeon Phi 에너지 소비 모델링을 향한 접근

초록

본 논문은 인텔 Xeon Phi 코프로세서와 호스트 CPU의 실행 시간·전력·에너지를 예측하기 위한 모델을 제안한다. CPU와 Xeon Phi를 별도로 측정하는 실험 방법을 개발하고, 주파수 스케일링 실험과 강한 스케일링 실험을 통해 두 대표적인 프록시 애플리케이션(CoMD, LULESH)의 특성을 분석한다. 실험 결과, 대칭 모드에서는 에너지 절감 효과가 관찰되지 않았으며, 모델은 애플리케이션의 컴퓨팅·메모리 병목을 구분하는 데 유용함을 보인다.

상세 분석

이 연구는 차세대 엑사스케일 시스템에서 가속기 사용이 전력 소비에 미치는 영향을 정량화하고, 설계 단계에서 빠르게 최적 구성을 탐색할 수 있는 예측 모델을 구축하는 데 초점을 맞춘다. 먼저 저자들은 CPU와 Xeon Phi 각각의 전력 소비를 독립적으로 측정하기 위한 하드웨어 기반 계측 체계를 설계하였다. 전력 센서는 Intel RAPL과 Xeon Phi 전용 전력 모니터링 인터페이스를 활용했으며, 전체 시스템 전력은 외부 전력계로 보완 측정하였다. 이러한 다중 측정 라인은 각 구성 요소가 차지하는 에너지 비중을 정확히 분리할 수 있게 한다.

모델링 단계에서는 실행 시간을 ‘온칩(계산) 시간’과 ‘오프칩(메모리·통신) 시간’으로 분해하였다. 주파수 스케일링 실험에서는 CPU와 Xeon Phi의 클럭을 단계적으로 낮추면서 전력·성능 변화를 기록했으며, 이를 통해 애플리케이션이 계산 중심인지 메모리·통신 지연에 민감한지 판단할 수 있는 ‘시간 비율 지표’를 도출했다. 강한 스케일링 실험에서는 코어 수를 늘려가며 동일 문제 크기에 대한 실행 시간을 측정, 확장성 한계와 전력 증가 패턴을 분석하였다.

두 프록시 애플리케이션인 CoMD와 LULESH는 각각 분자 동역학과 비정형 유동 해석을 대표한다. CoMD는 비교적 계산 집약적이며, 주파수 감소 시에도 성능 저하가 완만한 반면 전력 절감 효과가 뚜렷했다. 반면 LULESH는 메모리 접근이 빈번하고 통신 오버헤드가 커, 클럭을 낮출수록 성능 저하가 급격히 나타났으며 전력 절감 효과가 제한적이었다. 특히 대칭 모드(CPU와 Xeon Phi가 동시에 작업)에서는 두 애플리케이션 모두 에너지 효율이 오히려 감소했으며, 이는 가속기와 호스트 간 데이터 이동 비용이 전체 전력에 크게 기여함을 시사한다.

제안된 모델은 실행 시간 T = T_on + T_off 형태로 표현되며, 각 항은 클럭 주파수 f와 코어 수 n에 대한 함수로 근사된다. 전력 모델은 정적 전력 P_static과 동적 전력 P_dynamic = α·f·V²·activity 로 구성하고, Xeon Phi와 CPU 각각에 별도 파라미터 α를 부여한다. 실험 데이터를 통해 회귀 분석을 수행해 파라미터를 추정했으며, 예측 오차는 평균 5 % 이하로 만족스러운 정확도를 보였다.

하지만 모델은 메모리 계층 구조의 상세 특성(예: 캐시 미스 비율)이나 네트워크 토폴로지를 명시적으로 포함하지 않아, 복잡한 다중 노드 환경에서는 추가 보정이 필요하다. 또한 전력 측정 시 온도와 전압 변동에 따른 노이즈가 존재했으며, 이를 최소화하기 위한 캘리브레이션 절차가 요구된다. 향후 연구에서는 이러한 변수들을 통합한 다변량 모델링과, 실시간 동적 전압·주파수 조정(DVFS) 정책에 모델을 적용하는 방안을 모색할 수 있다.