통합 회로 해석을 위한 빠르고 정밀한 DC 해법

초록

본 논문은 대규모 전력 전달 네트워크(PDN) 시뮬레이션에서 발생하는 DC 모드가 고주파 모드의 수렴을 저해하는 문제를 분석하고, FEM 기반 전자기 해석 시스템에서 DC 모드를 효율적으로 분리·제거하는 수학적 방법을 제시한다. 제안된 알고리즘은 전기장 방정식의 특성 행렬을 이용해 DC 고유벡터를 사전에 계산하고, 전체 시스템에서 이를 정교히 빼어내어 초기 전이 단계에서 불필요한 저주파 진동을 억제한다. 실험 결과는 기존 시간 영역 FEM 시뮬레이션 대비 수렴 속도가 크게 향상되고, 정확도는 유지됨을 보여준다.

상세 요약

본 연구는 전력 전달 네트워크(PDN)와 같은 대규모 IC 레이아웃을 전자기적으로 모델링할 때, 시간 영역 유한요소법(FEM)이 초기에 높은 고유값을 가진 모드들을 우선적으로 흥 excite한다는 사실에 주목한다. 입력 신호가 밴드 제한(band‑limited)된 경우, 입력 주파수 대역을 초과하는 고주파 고유모드들은 빠르게 감쇠하고, 물리적으로 의미 있는 고차 모드와 최종적으로 DC 모드가 남는다. 여기서 DC 모드는 고유값이 0에 가까운 영(零) 고유벡터에 해당하며, 전기장 방정식의 정칙성에 의해 전류 연속성 및 전압 보존 조건을 만족한다. 그러나 전통적인 시간 영역 FEM 시뮬레이션에서는 수렴 기준이 고주파 모드에만 적용되고, DC 모드 자체에 대한 별도 검증이 이루어지지 않는다. 결과적으로 DC 모드가 전체 해에 남아 있으면, 고차 모드들의 잔여 오차가 지속적으로 재분배되어 수렴 속도가 현저히 저하된다.

논문은 먼저 DC 모드의 수학적 특성을 정리한다. 전기장 방정식의 강제식(A·x = b)에서 A는 전도 행렬(C)와 인덕턴스 행렬(L)의 조합이며, DC 모드에 대응하는 고유벡터 v₀는 C·v₀ = 0, L·v₀ ≠ 0인 특성을 가진다. 즉, 전도 행렬의 영공간(null‑space)이 바로 DC 모드 공간이다. 이를 이용해 전도 행렬의 영공간을 QR 분해 혹은 SVD를 통해 정확히 구하고, v₀를 정규화한다. 그 다음 전체 시스템 해 x(t)를 구할 때, x(t) = x̂(t) + α·v₀ 형태로 분해한다. 여기서 x̂(t) 는 영공간에 직교하는 성분이며, α는 초기 조건에 의해 결정되는 스칼라이다. 논문은 α를 초기 전압/전류 조건으로부터 직접 계산하고, 이후 시뮬레이션 단계에서는 영공간 성분을 제외한 x̂(t)만을 시간 적분한다. 이렇게 하면 DC 모드가 초기에 완전히 제거되므로, 고주파 모드들만이 빠르게 수렴한다.

알고리즘 구현 측면에서는 기존 FEM 코드에 최소한의 전처리 단계만 추가하면 된다. 전도 행렬 C를 구성한 뒤, 그 영공간을 구하고, 초기 조건을 영공간에 투영해 α를 얻는다. 이후 시간 적분 루프에서 매 단계마다 RHS(b)에서 α·C·v₀ 항을 빼주면 된다. 이 과정은 행렬 차원에 비례하는 O(N) 연산이므로, 전체 시뮬레이션 복잡도에 큰 영향을 주지 않는다. 또한, 영공간이 다중 차원(예: 다중 전원망)인 경우에도 동일한 원리를 적용해 각 영공간 기저에 대해 α 벡터를 구하고, 선형 결합 형태로 보정한다.

실험에서는 3D PDN 구조와 실제 칩 레이아웃을 대상으로, 기존 시간 영역 FEM과 제안 방법을 비교하였다. 결과는 DC 모드 제거 후 30%~50% 정도의 시뮬레이션 시간 감소와, 1e‑6 이하의 전압/전류 오차를 유지함을 보여준다. 특히, 초기 전이 단계에서 발생하던 비물리적 저주파 진동이 사라져, 설계 엔지니어가 요구하는 정확한 DC 전압 강하(VDD droop) 예측이 보다 안정적으로 이루어진다.

요약하면, 논문은 DC 모드가 FEM 기반 IC 전자기 시뮬레이션에서 수렴을 방해한다는 근본 원인을 영공간 분석을 통해 규명하고, 이를 빠르고 정밀하게 제거하는 수학적·알고리즘적 프레임워크를 제시한다. 이 방법은 기존 상용 FEM 툴에 손쉽게 통합될 수 있으며, 대규모 전력망 분석의 효율성을 크게 향상시킬 것으로 기대된다.