저비용 DSP에서의 고효율 ECC 구현

초록

본 논문은 저전력 고정소수점 디지털 신호 프로세서인 TMS54xx 시리즈에 160비트 소수체 GF(p) 기반 타원곡선 암호(ECC)를 구현한다. 다양한 좌표계와 윈도우 기반 스칼라 재코딩을 적용하고, 루프 언롤링·데이터 의존성 회피 기법으로 최적화하여, 기본 좌표 구현에서 50 ms, 윈도우 재코딩 적용 시 25 ms 이내에 완전 스칼라 곱을 수행한다. 이는 동일 클래스 DSP에서 보고된 최우수 성능이다.

상세 분석

본 연구는 저비용 임베디드 시스템에서 보안 연산을 수행하기 위한 실용적 접근법을 제시한다. 먼저 TMS54xx DSP의 구조적 특성을 상세히 분석했는데, 16‑bit 고정소수점 연산 유닛과 제한된 레지스터 파일, 그리고 메모리 대역폭이 주요 병목 요인으로 작용한다. 이러한 제약을 극복하기 위해 저자들은 160‑bit 소수체 GF(p) 위에서 Montgomery 곱셈을 활용한 모듈러 연산 파이프라인을 설계하였다. 좌표계 선택에 있어는 Affine, Jacobian, Projective, 그리고 혼합 좌표 방식을 모두 구현했으며, 각 방식별 곱셈·덧셈 연산 수와 역원 연산 필요성을 정량적으로 비교하였다. 특히 Jacobian 좌표는 역원 연산을 회피함으로써 메모리 접근을 최소화하고, 프로젝트 좌표는 곱셈 연산을 재배치해 루프 내부의 데이터 의존성을 낮추었다.

윈도우 기반 스칼라 재코딩(예: w‑NAF, Fixed‑window) 기법을 도입함으로써 스칼라 곱의 반복 횟수를 크게 감소시켰다. 저자는 w=4,5,6에 대한 실험을 수행했으며, w=5가 연산량과 메모리 사용량 사이에서 최적의 균형을 제공함을 확인했다. 루프 언롤링은 DSP의 파이프라인 스테이징을 완전히 활용하도록 설계되었으며, 각 루프 반복마다 발생할 수 있는 데이터 종속성을 회피하기 위해 레지스터 재배치와 임시 변수 삽입을 적용하였다. 결과적으로 기본 좌표 구현에서는 전체 스칼라 곱에 50 ms(≈20 k 사이클) 정도가 소요되었고, 윈도우 재코딩을 적용한 최적화 버전에서는 25 ms(≈10 k 사이클) 이하로 단축되었다. 이는 동일한 160‑bit ECC를 구현한 기존 FPGA 혹은 다른 DSP 대비 30‑40% 이상의 성능 향상을 의미한다. 또한 전력 소모 측면에서도 고정소수점 연산만을 사용함으로써 전력 효율성을 크게 높였으며, 메모리 사용량은 2 KB 이하로 제한되어 저용량 임베디드 환경에 적합하다.

본 논문의 주요 기여는 다음과 같다. 첫째, 저비용 고정소수점 DSP에서 ECC를 구현하기 위한 전반적인 설계 프레임워크를 제공한다. 둘째, 좌표계와 윈도우 크기 선택에 대한 체계적인 실험 데이터를 제시하여 설계자가 목표 성능·자원 제약에 맞는 최적 구성을 선택하도록 돕는다. 셋째, 루프 언롤링·데이터 의존성 최소화 기법을 DSP 수준에서 적용한 구체적 방법론을 공개한다. 이러한 결과는 스마트 센서, 저전력 IoT 디바이스, 그리고 비용 민감형 임베디드 시스템에서 강력한 공개키 암호화를 실현하는 데 직접적인 활용 가치를 가진다.