디랙 수 곱셈을 위한 고속 알고리즘

초록

본 논문은 디랙 수의 곱셈을 효율적으로 수행하는 새로운 알고리즘을 제시한다. 기존의 직접 연산 방식이 256개의 실수 곱셈과 240개의 실수 덧셈을 필요로 하는 반면, 제안된 방법은 행렬‑벡터 형태로 변환한 뒤 특수한 구조를 가진 행렬을 분해함으로써 실수 곱셈을 88개, 덧셈을 256개로 감소시킨다. 또한 FPGA 구현에 최적화된 설계와 합성 결과를 제공한다.

상세 요약

디랙 수는 16차원 실수 기반의 하이퍼복소수 체계로, 물리학 및 신호처리 분야에서 복잡한 회전 및 변환을 표현하는 데 활용된다. 두 디랙 수의 곱셈을 수행하려면 각 성분 간의 전통적인 곱셈과 덧셈이 필요하며, 이는 16×16=256개의 실수 곱셈과 240개의 실수 덧셈을 초래한다. 이러한 연산량은 특히 실시간 처리와 저전력 요구가 있는 FPGA와 같은 하드웨어에서 비효율적이다. 논문은 먼저 디랙 수 곱셈을 16차원 벡터와 16×16 행렬의 곱으로 재표현한다. 핵심은 이 행렬이 대칭·반대칭 블록 구조와 사전 정의된 부호 패턴을 갖고 있다는 점이다. 이러한 구조적 특성을 이용해 행렬을 여러 단계의 직교 변환과 크로네커 곱으로 분해함으로써 곱셈 연산을 크게 축소한다. 구체적으로, 행렬을 4×4 블록으로 나눈 뒤 각 블록을 다시 2×2 형태로 분해하고, 하드웨어 친화적인 사다리식(Butterfly) 연산을 적용한다. 이 과정에서 곱셈은 주로 공통된 스칼라 값에 대한 스케일링으로 전환되고, 나머지 연산은 덧셈·뺄셈으로 대체된다. 결과적으로 전체 곱셈 수는 88개로 감소하지만, 구조적 복잡성 증가로 덧셈 수는 256개로 약간 늘어난다. FPGA 구현 측면에서는 곱셈 회로가 제한된 DSP 블록을 크게 절감하게 되며, 덧셈·뺄셈은 LUT와 레지스터만으로 충분히 구현 가능하다. 합성 결과는 기존 방법 대비 논리 요소 사용량과 전력 소모가 현저히 낮으며, 클럭 주파수도 동일하거나 더 높게 유지된다. 또한 제안된 행렬 분해는 다른 고차원 복소수 체계(예: 옥토니언, 쿼터니언)에도 일반화 가능하다는 점에서 확장성이 크다. 전체적으로 이 알고리즘은 연산 복잡도와 하드웨어 효율성 사이의 균형을 최적화함으로써 실시간 디지털 신호 처리와 물리 시뮬레이션에 유용한 도구가 된다.