CPU FPGA 플랫폼을 위한 자동 혼합 소프트웨어 하드웨어 파이프라인 구축

초록

Courier‑FPGA는 실행 중인 바이너리에서 라이브러리 함수 호출 정보를 자동으로 수집하고, 함수 호출 그래프와 데이터 흐름을 분석한다. 사전에 준비된 FPGA 가속 모듈이 존재하면 이를 하드웨어에 매핑하고, 나머지 함수는 CPU에서 TBB 기반 파이프라인으로 실행한다. 최종적으로 원본 바이너리의 함수를 동적으로 교체해 사용자 개입 없이 가속을 제공한다. Zynq 보드에서 Harris‑Stephens 코너 검출을 가속화한 결과, 15.36배의 속도 향상을 달성하였다.

상세 분석

본 논문은 소프트웨어 개발자가 FPGA 설계 지식 없이도 CPU‑FPGA 이종 시스템에서 애플리케이션을 가속할 수 있도록 하는 자동 파이프라인 생성 툴체인, Courier‑FPGA를 제안한다. 핵심 아이디어는 실행 시점에 바이너리의 라이브러리 함수 호출을 추적하여 함수 호출 그래프와 입출력 데이터 의존성을 추출하는 것이다. 이를 위해 동적 바이너리 인스트루멘테이션 기법을 활용하며, 함수별 호출 횟수와 실행 시간 프로파일링 정보를 동시에 수집한다. 추출된 그래프는 사전 정의된 하드웨어 IP 라이브러리와 매칭되어, 매칭된 함수는 FPGA에 적재 가능한 하드웨어 모듈로 치환된다. 매칭되지 않은 함수는 기존 CPU에서 그대로 실행되지만, 전체 흐름을 TBB(Intel Threading Building Blocks) 기반 파이프라인으로 재구성한다. 파이프라인 제어 프로그램은 각 단계가 독립적으로 실행될 수 있도록 스레드 풀과 파이프라인 스테이지를 자동 생성하며, 하드웨어 모듈과 소프트웨어 함수 간 데이터 전송은 DMA와 공유 메모리를 이용해 최소화한다. 중요한 점은 원본 바이너리를 재컴파일하거나 소스 코드를 수정할 필요가 없다는 것이다. 런타임에 동적으로 함수 포인터를 교체하고, 호출 시점에 하드웨어 모듈을 호출하도록 래핑함으로써 투명한 가속을 구현한다. 실험에서는 Xilinx Zynq‑7000 SoC 위에 Harris‑Stephens 코너 검출 알고리즘을 적용했으며, 이미지 전처리·그라디언트 계산·코너 응답 계산 등 7개의 함수가 하드웨어로 오프로드되었다. 파이프라인 병렬화와 FPGA 가속을 결합한 결과, 전체 실행 시간이 기존 대비 15.36배 단축되었으며, 리소스 사용률과 전력 효율성도 만족스러운 수준을 보였다. 논문은 또한 제한점으로 하드웨어 IP 매칭 정확도와 파이프라인 스케줄링 최적화 문제를 제시하고, 향후 자동 IP 생성 및 동적 스케줄링 기법을 연구할 필요성을 강조한다.