오픈코어 기반 디지털 신호 처리 코어 설계와 구현

초록

본 논문은 대칭형 FIR, 2차 섹션 기반 IIR, Radix‑2² SDF FFT 세 가지 DSP 코어를 VHDL로 설계하고, Wishbone 버스를 통해 OpenRISC SoC에 통합한 후 Altera FPGA에서 검증한 결과를 제시한다.

상세 분석

이 연구는 오픈소스 하드웨어 생태계에서 재사용 가능한 DSP 코어를 제공한다는 목표 아래, 각 코어의 구조적 특성을 면밀히 분석하고 설계 선택의 타당성을 검증한다. FIR 코어는 대칭 계수를 활용한 구조(symmetric realization)를 채택함으로써 곱셈 수를 절반으로 감소시키고, 파이프라인 레지스터를 적절히 배치해 고주파수 동작을 가능하게 한다. 이는 특히 고정소수점 연산에서 연산량과 전력 소모를 동시에 최적화한다는 장점을 가진다. IIR 코어는 안정성과 수치적 정확성을 보장하기 위해 Second Order Sections(SOS) 방식을 사용한다. SOS는 고차 필터를 2차 섹션으로 분할함으로써 계수 스케일링 문제와 오버플로우 위험을 최소화하고, 파이프라인 및 레이턴시를 제어할 수 있다. 설계자는 각 섹션을 구조적 VHDL 블록으로 구현하고, 파라미터화된 제네릭을 통해 차수와 계수를 자유롭게 설정하도록 하였다. FFT 코어는 Radix 2² Single Delay Feedback(R2²SDF) 아키텍처를 채택했는데, 이는 전통적인 Radix‑2 SDF에 비해 메모리 요구량을 절반으로 낮추면서도 연산 흐름을 유지한다. 특히 단일 딜레이 라인을 이용해 복소수 곱셈을 순차적으로 수행함으로써 하드웨어 리소스와 라우팅 복잡성을 크게 감소시킨다. 세 코어 모두 Wishbone 버스 인터페이스를 표준화하여 주소 매핑, 버스 사이클, 인터럽트 신호 등을 일관되게 처리한다. VHDL 코드는 구조적(Structural) 방식과 제네릭 파라미터화를 결합해, 사용자가 코어의 비트 폭, 필터 차수, FFT 포인트 수 등을 컴파일 시점에 자유롭게 조정할 수 있게 설계되었다. 검증 단계에서는 OpenRISC 기반 SoC를 Altera Cyclone II FPGA에 합성하고, 실제 입력 신호를 주입해 출력 스펙트럼과 필터 응답을 비교하였다. 시뮬레이션과 하드웨어 측정 모두 설계 사양 내에서 정확한 동작을 확인했으며, 리소스 사용량은 FIR이 LUT ≈ 12 %, IIR이 LUT ≈ 8 %, FFT가 LUT ≈ 15 % 수준으로, 동일한 FPGA에서 다중 코어를 동시에 배치할 수 있음을 보여준다. 전체적으로 이 논문은 오픈소스 DSP 코어의 설계 방법론, 버스 호환성, 파라미터화 기법을 체계적으로 제시함으로써, 학계·산업 모두에서 SoC 기반 신호 처리 시스템을 빠르게 프로토타이핑하고 확장할 수 있는 기반을 제공한다.