의도적 확률 디지털 회로로 구현하는 초고속 베이지안 연산기

본 논문은 인간 뇌가 느리고 신뢰도가 낮은 뉴런을 이용해 고속·고신뢰도의 베이지안 추론을 수행한다는 사실에 착안하여, 전자 회로 수준에서 동일한 효율성을 달성하고자 하는 연구이다. 저자는 먼저 기존 디지털 논리의 결정론적 게이트와는 달리, **확률 디지털 게이트(stochastic digital gate)** 라는 새로운 기본 소자를 정의한다. 이 게이트는 입력 비트와 내부 난수 스트림을 결합해 사전에 정의된 조건부 확률표(CPT)에서 출력을 샘플링한다. 예를 들어, Θ(Theta) 게이트는 입력으로 주어진 편향값을 이용해 편향된 동전을 던지는 동작을 수행한다. 이러한 게이트는 전통적인 디지털 게이트와 동일한 **조합 법칙(composition law)** 을 만족한다; 즉, 한 게이트의 출력을 다른 게이트의 입력으로 연결함으로써 복합적인 확률 분포를 샘플링하는 회로를 구성할 수 있다. 다음으로 저자는 **동기식 확률 전이 회로(stochastic transition circuit)** 를 제시한다. 이는 전통적인 유한 상태 기계(FSM)의 전이 함수를 확률적 전이 연산자로 교체한 형태이며, 현재 상태를 입력으로 받아 다음 상태를 확률 분포에서 샘플링한다. 이 전이 연산자는 메트로폴리스, 깁스 샘플링 등 마코프 체인 기반의 베이지안 추론 알고리즘을 하드웨어 수준에서 구현한다. 전이 회로는 고유한 정상분포 P(S|X)를 가져야 하며, 이를 위해 각 회로는 에르고딕하게 수렴하도록 설계된다. 핵심 설계 원리는 세 가지이다. 첫째, **초저정밀 연산**이다. 베이지안 추론에서 중요한 것은 확률 비율이며, 로그-확률을 8비트 이하로 양자화해도 상대 엔트로피 차이가 거의 없음을 실험적으로 확인했다. 고엔트로피(거의 균등) 분포는 낮은 비트에서도 거의 변형되지 않으며, 저엔트로피(거의 결정적) 분포는 중요한 질량이 손실되지 않는다. 둘째, **대규모 병렬성**이다. 베이지안 모델의 그래프 구조에서 조건부 독립성을 이용해, 서로 영향을 주지 않는 변수들의 전이를 동시에 수행한다. 이는 전통적인 순차 Gibbs 샘플링 대비 수백 배의 속도 향상을 가능하게 한다. 셋째, **클램핑 메커니즘**이다. 회로의 일부 변수에 외부 데이터를 고정(클램프)하면, 나머지 변수들은 해당 조건부 분포를 샘플링하게 되므로, 추론·학습·예측 등 다양한 질의를 동일 하드웨어에서 실시간으로 전환할 수 있다. 논문은 세 가지 주요 응용 사례를 구현하고 평가한다. 1. **깊이·운동 인식**: 라티스 마코프 랜덤 필드(MRF) 모델을 이용해 두 이미지 사이의 픽셀 매칭을 수행한다. X 변수는 픽셀 변위(깊이·운동)이며, Y 변수는 각 가능한 매칭에 대한 유사도 점수이다. 인접 X 변수 사이에 부드러움(potential) 제약을 두어 장면 구조를 반영한다. 회로는 두 단계 클럭으로 X 변수를 동시에 업데이트하며, 소프트웨어 구현 대비 500배, 최적화된 C 구현 대비 1,000배 이상의 처리 속도를 보였다. 2. **지각 학습**: 디리클레 프로세스 혼합 모델(DP mixture)을 사용해 손글씨 숫자 데이터를 클러스터링한다. DP는 클러스터 수를 사전에 지정하지 않아도 자동으로 생성·소멸한다. 회로는 온라인 스트림에서 새로운 데이터가 들어올 때마다 클러스터 할당을 샘플링하고, 파라미터를 업데이트한다. 실험 결과, 기존 소프트웨어 대비 약 2,000배의 속도 향상을 기록했으며, 이 중 256배는 완전 병렬화(픽셀 독립) 덕분이다. 3. **인과 추론**: 베이지안 네트워크 구조를 입력으로 받아 자동으로 전이 회로를 생성하는 컴파일러를 구현했다. 생성된 회로는 변수들을 클램프하거나 자유롭게 두어 다양한 인과 질의를 수행한다. 또한, 회로는 스파이킹 뉴런 형태로도 구현 가능하다는 점을 강조하며, 향후 뉴로모픽 하드웨어와의 융합 가능성을 제시한다. 또한, 회로는 내부 난수 발생기(pseudorandom number generator)를 사용해 완전한 샘플링을 보장한다. 오류 내성 실험에서는 10⁴ 상태 전이당 1비트 오류율(10⁻⁴)에서도 정확도가 크게 감소하지 않았으며, 이는 기존 디지털 회로가 요구하는 수십억 시간당 비트 오류율에 비해 훨씬 관대한 수준이다. 이론적으로 저자는 **모든 계산 가능한 베이지안 추론**을 구현할 수 있음을 증명한다. 즉, 튜링 완전한 확률 프로그래밍 언어의 마코프 체인 샘플러를 하드웨어 수준에서 구현할 수 있다는 의미다. 이는 확률적 디지털 회로가 전통적인 디지털 설계와 호환되면서도, 베이지안 추론이라는 고차원 연산을 효율적으로 수행할 수 있음을 보여준다. 결론적으로, 이 연구는 “무작위성을 설계 자원으로 활용”한다는 새로운 패러다임을 제시한다. 확률 디지털 게이트와 전이 회로를 통해 뇌가 수행하는 베이지안 추론을 전자 회로 수준에서 모방하면서도, 저전력·고속·대규모 병렬성을 확보한다. 이러한 접근은 로보틱스, 컴퓨터 비전, 인공지능 시스템 등 실시간 베이지안 연산이 요구되는 분야에 직접적인 영향을 미칠 것으로 기대된다.