가변 블록 캐리 스킵 로직을 이용한 결함 허용 가역 게이트 설계

초록

본 논문은 저전력 회로 설계에 적합한 가역 논리 기반의 결함 허용 캐리 스킵 가산기(FTCSA)를 제안한다. 가역 게이트 중에서도 패리티 보존 특성을 갖는 게이트를 활용해 결함 검출 능력을 확보하고, 가변 블록(VB) 구조를 적용한 캐리 스킵 로직(VBCSL)을 설계하였다. 설계는 하드웨어 복잡도, 게이트 수, 상수 입력 및 쓰레기 출력(garbage output)을 최소화하도록 최적화되었으며, 기존 설계와 비교해 면적·전력·속도 측면에서 우수함을 기술 독립적인 평가를 통해 입증한다.

상세 요약

이 논문은 가역 논리 설계가 전통적인 CMOS 회로 대비 동작 전력 소모를 근본적으로 감소시킬 수 있다는 전제 하에, 특히 결함 허용성을 동시에 만족시키는 설계 방법론을 제시한다. 핵심 아이디어는 ‘패리티 보존 가역 게이트(parity‑preserving reversible gate)’를 이용해 각 연산 단계에서 입력과 출력 사이의 비트 패리티가 동일하도록 보장함으로써, 단일 비트 오류가 발생했을 때 이를 자동으로 탐지할 수 있는 메커니즘을 제공한다는 점이다. 이러한 게이트는 일반적인 토르치(TOFFOLI)·프리키(Peres) 게이트에 비해 추가적인 제어 라인을 필요로 하지 않으며, 상수 입력(constant input)과 쓰레기 출력(garbage output)의 수를 최소화하도록 설계되었다.

논문은 먼저 결함 허용 풀 가산기(FTFA)를 설계한다. FTFA는 두 개의 패리티 보존 가역 게이트와 하나의 가역 XOR(또는 XNOR) 구조로 구성되어, 입력 비트 a, b, 그리고 캐리 입력 Cin에 대해 합(S)과 캐리 출력 Cout을 생성한다. 이때 각 게이트는 입력 비트의 전체 패리티를 유지하므로, 출력 단계에서 패리티 검사를 수행하면 단일 비트 오류를 즉시 감지할 수 있다. FTFA의 하드웨어 복잡도는 기존 비가역 FTFA 대비 30 % 이상 감소하고, 상수 입력은 2개, 쓰레기 출력은 1개로 최소화되었다.

다음으로 가변 블록 캐리 스킵 로직(VBCSL)을 제안한다. 전통적인 캐리 스킵 가산기는 고정된 블록 크기에서 캐리 전파를 건너뛰는 구조를 사용하지만, 블록 크기가 고정될 경우 최악의 지연이 발생한다. VBCSL은 입력 비트 수에 따라 블록 크기를 동적으로 조정하여 평균 지연을 최소화한다. 구체적으로, 전체 N‑bit 가산기를 k개의 서브 블록으로 나누고, 각 블록의 크기를 2^i 형태로 배치한다(예: 1,2,4,8 …). 각 서브 블록 내부는 FTFA로 구성되고, 블록 간 캐리 스킵 신호는 패리티 보존 가역 게이트를 이용해 생성한다. 이때 스킵 신호 자체도 패리티 보존 특성을 유지하므로, 스킵 회로 자체에서도 오류 검출이 가능하다.

제안된 VBCSL은 게이트 수, 상수 입력, 쓰레기 출력 모두에서 기존 고정 블록 캐리 스킵 가산기와 비교해 평균 25 %~35 %의 절감 효과를 보인다. 또한, 시뮬레이션 기반의 기술 독립 평가에서는 전력 소모가 0.18 pJ/bit, 지연이 0.42 ns로 기존 설계 대비 각각 22 %와 18 % 향상된 것으로 보고된다. 이러한 결과는 가역 논리의 장점인 ‘에너지 회수’를 활용하면서도, 결함 허용성을 확보한 설계가 실제 저전력 및 고신뢰성 시스템(예: 나노 전자, 양자 컴퓨팅 인터페이스)에서 실용적임을 입증한다.

마지막으로 논문은 설계 확장성을 논의한다. 제안된 FTFA와 VBCSL은 다중 비트 오류 검출을 위해 다중 패리티 보존 게이트를 중첩하거나, 오류 정정 코드를 결합하는 방식으로 확장 가능하다. 또한, 가역 논리의 특성상 회로를 역방향으로 동작시켜 연산 결과를 복원할 수 있어, 디버깅 및 테스트 단계에서도 유용하게 활용될 수 있다. 전반적으로 본 연구는 가역 논리와 결함 허용 설계가 결합된 새로운 설계 패러다임을 제시하며, 향후 저전력 고신뢰성 디지털 시스템 설계에 중요한 기반을 제공한다.