멀티코어 친화적 스텐실 연산을 위한 효율적인 병렬화 전략

초록

본 논문은 반복적인 Jacobi와 Gauss‑Seidel 스무딩 연산을 대상으로, 캐시 기반 멀티코어 프로세서에서 메모리 대역폭 압력을 크게 낮출 수 있는 시간적 캐시 차단(temporal blocking) 기법을 개선한다. 특히 Gauss‑Seidel에서 동시 멀티스레딩(SMT)을 활용한 최적화가 눈에 띄는 성능 향상을 제공한다는 점을 입증한다.

상세 분석

스텐실 연산은 격자 기반 과학 시뮬레이션에서 가장 빈번히 호출되는 핵심 루틴이며, 메모리 대역폭에 크게 의존한다. 전통적인 공간 차단(spatial blocking)만으로는 코어 수가 증가함에 따라 메모리 병목이 심화되는데, 시간적 캐시 차단은 동일 데이터에 대한 여러 타임스텝을 캐시 안에서 재사용함으로써 메모리 트래픽을 감소시킨다. 논문은 기존의 “멀티코어‑특화 시간적 차단” 전략을 기반으로, 코어 간 캐시 공유 구조와 L1/L2 캐시 용량을 정밀히 모델링하여 차단 크기와 스레드 배치를 자동으로 결정하는 알고리즘을 제시한다.

Jacobi 스무더는 각 타임스텝에서 입력과 출력 배열이 완전히 교체되므로, 시간적 차단을 적용할 때는 두 배열을 교차로 접근하도록 루프 변환을 수행한다. 저자는 루프 언롤링과 SIMD 벡터화와 결합하여, L1 캐시 라인 충돌을 최소화하고 메모리 프리패치 효율을 극대화한다.

Gauss‑Seidel는 순차적인 의존성이 존재해 전통적인 시간적 차단이 어려운 것으로 알려져 있다. 여기서는 “다중 스레드 파이프라인” 방식을 도입해, 각 코어가 서로 다른 타임스텝 구간을 동시에 처리하도록 설계한다. 이때 SMT(동시 멀티스레딩)를 활용하면 동일 물리 코어 내의 하이퍼스레드가 서로 다른 파이프라인 단계에 배정돼, 코어 내부 자원의 활용률이 크게 상승한다. 실험 결과, SMT를 사용하지 않은 경우 대비 최대 35 % 이상의 성능 향상이 관측되었다.

또한, 저자는 메모리 대역폭 제한을 정량화하기 위해 Roofline 모델을 적용하고, 최적화 전후의 플롭스/바이트 비율을 비교한다. 최적화된 구현은 메모리 바운드 영역에서 연산 바운드 영역으로 이동시켜, 현대 멀티코어 CPU의 계산 능력을 충분히 활용한다는 점을 강조한다.

마지막으로, 다양한 캐시 구조(인텔 Xeon, AMD EPYC)와 코어 수(4~32코어)에서 벤치마크를 수행해, 제안된 전략이 플랫폼 독립적으로 적용 가능함을 입증한다. 특히, 코어 수가 늘어날수록 시간적 차단의 효율이 비선형적으로 증가하는데, 이는 캐시 공유 수준과 SMT 활용도가 핵심 요인임을 시사한다.