고속 PCIe용 5GHz 클럭 데이터 복구 PLL 설계와 지터 내성 분석

초록

본 논문은 50 MHz 입력을 5 GHz 출력으로 변환하는 단순 PLL 구조를 제안하고, Verilog‑AMS 기반 시뮬레이션을 통해 입력·VCO 지터에 대한 내성을 검증한다. RLC 2차 저역통과 필터와 위상 검출기(PD), 전압 제어 발진기(VCO), 피드백 디바이더를 이용한 설계가 PCIe 5 Gbps CDR에 적합함을 보여준다.

상세 분석

이 논문은 현대 고속 인터페이스, 특히 PCIe Gen2(5 Gbps)에서 요구되는 클럭 데이터 복구(CDR) 기능을 구현하기 위한 PLL 설계와 그 동작을 정량적으로 분석한다. 먼저 PLL의 기본 구성 요소인 위상 검출기(PD), 루프 필터, 전압 제어 발진기(VCO), 그리고 피드백 디바이더를 상세히 모델링한다. PD는 입력 데이터 스트림에 내재된 50 MHz 클럭과 디바이더에서 생성된 기준 클럭 간 위상 차이를 전압으로 변환하며, K_PD라는 이득을 통해 V_PD = K_PD·Δφ 식으로 표현된다. 저역통과 필터는 RLC 2차 회로로 구현되어 전압 신호의 고주파 성분을 억제하고, 루프 전송 함수 G(s)= (s²+ (R/L)s + 1/LC)⁻¹ 로 정의된다. 설계자는 R, L, C 값을 선택해 폴(pole)과 제로(zero)를 적절히 배치함으로써 루프 안정성과 잡음 억제 성능을 최적화한다. VCO는 V_cont 전압에 비례하는 주파수를 출력하도록 설계되며, ω_out = ω_in + K_VCO·V_cont 로 표현된다. 여기서 K_VCO는 VCO 이득이며, 루프가 잠금(lock)된 후 V_cont은 일정값을 유지해 출력 주파수를 5 GHz로 고정한다.

지터 분석에서는 두 가지 시나리오를 시뮬레이션한다. 첫 번째는 입력 PD에 인위적인 위상 변동(Φ_in)을 주입해 입력 지터가 출력에 미치는 영향을 평가한다. 시뮬레이션 결과, 루프 필터가 고주파 성분을 효과적으로 차단함으로써 Φ_out은 Φ_in에 거의 영향을 받지 않는다. 두 번째는 VCO에 직접 지터(Φ_VCO)를 주입한 경우이다. 이 경우에도 루프가 빠르게 잠금 상태를 회복하고, 출력 파형은 깨끗한 5 GHz 사인파를 유지한다. 이러한 결과는 설계된 PLL이 입력·VCO 양측의 지터에 대해 높은 내성을 갖는다는 것을 입증한다.

또한 논문은 Verilog‑AMS를 이용한 혼합 신호 시뮬레이션 환경을 채택해 아날로그 회로와 디지털 제어 로직을 통합적으로 검증한다. 이는 설계 단계에서 회로 레이아웃이나 공정 변동을 고려하지 않은 순수 이론 모델링을 넘어, 실제 ASIC 구현 시 발생할 수 있는 비선형성 및 파라미터 변동을 미리 파악할 수 있는 장점을 제공한다.

하지만 몇 가지 한계점도 존재한다. 첫째, 루프 필터가 2차 RLC 구조에 국한되어 있어, 더 높은 차수의 필터(예: 3차 또는 디지털 FIR 필터)를 적용했을 때 얻을 수 있는 지터 저감 효과를 비교하지 않았다. 둘째, VCO의 비선형 주파수-전압 특성을 단순 선형 모델(K_VCO)로 가정했으며, 실제 CMOS VCO에서 나타나는 온도·공정 의존성을 고려하지 않았다. 셋째, 시뮬레이션에서는 잡음원으로 가우시안 화이트 노이즈만 사용했으며, 실제 PCIe 채널에서 발생하는 사이클 간 위상 변동(CPI)이나 전원 공급 노이즈(PDN)와 같은 복합 잡음 모델은 포함되지 않았다. 이러한 점들을 보완한다면 설계의 신뢰성을 더욱 강화할 수 있을 것이다.

전반적으로, 이 논문은 5 GHz CDR용 PLL을 간단하면서도 실용적인 구조로 구현하고, Verilog‑AMS 기반 시뮬레이션을 통해 지터 내성을 정량적으로 검증한 점에서 학술적·실무적 가치를 제공한다. 향후 고속 직렬 인터페이스(예: PCIe Gen3/Gen4)로 확장하거나, 디지털 루프 필터와 혼합형 아키텍처를 도입하면 더욱 넓은 적용 범위를 기대할 수 있다.