자동 바이너리 CFG와 타임드 오토마타를 이용한 WCET 정확도 향상

초록

이 논문은 바이너리만을 이용해 자동으로 제어 흐름 그래프(CFG)를 생성하고, 하드웨어를 타임드 오토마타 네트워크로 모델링한다. 프로그램과 하드웨어 모델을 동기화한 뒤, UPPAAL 모델 체커로 최악 실행 시간(WCET)을 도달 가능성 문제로 변환해 해결한다. 또한 ARM920T 실험 보드에서 측정한 실제 실행 시간과 결과를 비교하는 엄격한 방법론을 제시한다.

상세 분석

본 연구는 WCET 계산의 세 가지 주요 난관—CFG 구축의 복잡성, 하드웨어 의존적인 분석 알고리즘, 그리고 실험적 검증 부족—을 동시에 해결한다. 첫 번째로, 저자들은 바이너리 코드만을 이용해 정적 분석 없이 자동으로 CFG를 추출하는 알고리즘을 설계하였다. 이 과정에서 레지스터 간 간접 점프와 스택 접근을 제한하는 가정(A1~A4)을 두어 프로그램 종료성을 보장하고, 라벨링된 명령어 집합을 기반으로 상태 전이 함수를 정의한다. 결과적으로 수동 루프 바운드 주석이 필요 없으며, 프로그램 규모에 비례하는 추상화된 그래프를 얻는다.

두 번째 기여는 하드웨어 모델링이다. ARM920T 프로세서의 파이프라인, 5단계 실행 흐름, 16 KB 8‑way 캐시, 쓰기 버퍼 등을 각각 타임드 오토마타(TA)로 구현한다. 이 모델은 프로그램 설명과 완전히 독립적이며, 새로운 아키텍처에 대해 동일한 TA 템플릿을 재사용할 수 있다. 특히 파이프라인 스톨, 로드 딜레이, 브랜치 딜레이와 같은 타이밍 제약을 정확히 표현함으로써 기존 METAMOC 방식이 놓쳤던 캐시 교체 정책(FIFO)과 같은 세부 사항도 포착한다.

세 번째로, 프로그램 TA와 하드웨어 TA를 동기화(synchronization)하여 전체 시스템 모델을 만든다. WCET는 이 동기화된 네트워크에서 목표 상태(프로그램 종료)까지의 최장 경로를 찾는 도달 가능성 문제로 환원된다. UPPAAL의 최적화된 탐색 엔진을 이용해 시간 상한을 안전하게 계산하며, ILP 기반 도구에 비해 구조적 변경에 대한 적응성이 뛰어나다. 또한, 저자들은 루프 언롤링을 자동으로 수행하면서도 캐시 일관성을 유지하도록 설계했으며, 이는 이전 연구에서 수동 조정이 필요했던 부분을 완전히 제거한다.

마지막으로, 실험 방법론을 체계화하였다. ARM920T 보드에서 실제 실행 시간을 사이클 정확히 측정하고, 모델링된 WCET와 비교한다. 측정 환경, 입력 데이터 선정, 계측 오버헤드 보정 등을 상세히 기술함으로써 결과의 신뢰성을 확보한다. 실험 결과는 모델 기반 WCET가 실제 실행 시간과 매우 근접함을 보여주며, 기존 상용 도구(aiT 등)의 과도한 보수성을 뛰어넘는 정확도를 입증한다. 전체적으로 이 논문은 자동화, 모듈화, 검증 가능성이라는 세 축을 동시에 만족시키는 WCET 분석 프레임워크를 제시한다.