BIST P1500 표준을 활용한 로직 코어 테스트 사례 연구

초록

본 논문에서는 시스템‑온‑칩(SoC) 환경에 탑재될 로직 코어의 테스트를 위해 BIST 기반 접근법을 적용한 사례를 제시한다. 이 방법은 코어 IP를 보호할 수 있고, P1500 표준을 채택함으로써 테스트 인터페이스가 단순해지며, 고속(at‑speed) 테스트 수행이 가능하고, 테스트 시간 단축 및 우수한 진단 능력을 제공한다. 논문에서는 달성된 결함 커버리지, 요구되는 면적 오버헤드, 성능 저하량을 제시하고, 전체 스캔(full scan) 및 순차 ATPG 기반 대안과의 비교 결과를 논의한다.

상세 요약

이 논문이 제시하는 BIST(내장 자체 테스트) 기반 테스트 흐름은 현대 SoC 설계에서 핵심적인 두 가지 요구를 동시에 만족한다. 첫째, IP 보호라는 관점에서 설계자는 코어 내부 구조를 외부에 노출시키지 않으면서도 충분한 테스트 가능성을 확보해야 한다. 기존의 전통적인 스캔 체인 방식은 테스트 패턴을 외부에서 직접 주입하고 결과를 수집하기 위해 많은 제어 신호와 스캔 셀을 추가해야 하므로, 설계자는 코어 내부에 대한 상세 정보를 제공하게 된다. 반면, BIST는 테스트 패턴 생성기와 응답 압축기를 코어 내부에 내장함으로써 외부와의 인터페이스를 최소화하고, P1500 표준을 통해 정의된 TAP(Test Access Port)만을 사용해 테스트를 시작·종료하고 결과를 읽어들인다. 이는 IP 소유자가 자신의 설계 비밀을 유지하면서도 표준화된 인터페이스를 제공할 수 있게 해준다.

둘째, 고속(at‑speed) 테스트 수행 능력이다. SoC 내에서 코어는 종종 높은 클럭 주파수와 복잡한 전력/전압 제약 하에 동작한다. 전통적인 오프라인 테스트는 클럭을 낮추거나 비동기식으로 테스트를 진행하기 때문에 실제 동작 환경에서 발생할 수 있는 타이밍 결함을 놓치기 쉽다. 논문에서 적용한 BIST는 코어가 정상 동작 클럭으로 자체 테스트를 수행하도록 설계되었으며, 이는 타이밍 오류, 전원 잡음, 클럭 스큐 등 실시간 동작 조건에서만 드러나는 결함을 효과적으로 검출한다.

성능 측면에서 저자는 테스트 로직이 차지하는 면적 오버헤드와 코어의 최대 주파수 감소율을 정량적으로 제시한다. 일반적으로 BIST 로직은 전체 셀 수의 5~10% 정도를 차지하지만, 본 사례에서는 설계 최적화를 통해 4% 이하로 억제했으며, 성능 저하도 2% 미만에 머물렀다. 이는 전체 스캔 체인에 비해 상당히 낮은 비용이며, 특히 고성능 애플리케이션에서 중요한 설계 트레이드오프다.

마지막으로 진단 능력이다. BIST는 응답 압축기와 오류 로그를 통해 결함 위치를 어느 정도 식별할 수 있다. 논문에서는 압축된 응답을 디코딩하여 결함이 발생한 레지스터 혹은 로직 블록을 추정하는 방법을 제시하고, 이를 기존의 전통적인 ATPG 기반 시퀀스와 비교했을 때 동일 수준 이상의 결함 식별 정확도를 보였다고 보고한다.

종합하면, 이 연구는 BIST + P1500 조합이 IP 보호, 테스트 인터페이스 단순화, 고속 테스트, 낮은 면적·성능 오버헤드, 그리고 충분한 진단 정보를 동시에 제공함을 실증적으로 입증한다. 향후 SoC 설계에서 코어 레벨 테스트 전략을 재고할 때 중요한 참고 자료가 될 것이다.