저전력 6비트 1.2기가샘플·초 플래시 ADC

초록

본 논문에서는 표준 디지털 0.13 µm CMOS 구리 공정으로 구현한 6비트 플래시 ADC를 제시한다. 전압 레퍼런스 저항 사다리를 필요로 하지 않는 전하 보간 방식을 채택함으로써 저전력 설계가 가능해졌으며, 보간 네트워크에서 발생할 수 있는 에지 효과가 사라지고, 암시적 샘플‑홀드 동작이 구현된다. 입력 정전용량은 400 fF에 불과해 구동이 용이하다. 1.2 GS/s에서 700 MHz의 유효 해상도 대역폭(ERBW)을 달성했으며 전력 소모는 160 mW이다. 600 MS/s에서는 600 MHz ERBW와 90 mW 전력 소모를 기록한다. 두 동작점 모두 1.5 V 전원에서 동작하며, 각각 2.2 pJ/convstep, 1.5 pJ/convstep의 뛰어난 FoM을 보인다. 전체 면적은 0.12 mm²이다.

상세 요약

이 ADC는 고속 데이터 수집이 요구되는 무선 통신, 레이더, 광대역 테스트 장비 등에서 핵심적인 역할을 할 수 있다. 플래시 구조는 전통적으로 레퍼런스 저항 사다리와 다수의 비교기를 필요로 하여 전력과 면적이 크게 증가하는 단점이 있었지만, 저자들은 전하 보간(capacitive interpolation) 방식을 도입해 이러한 문제를 효과적으로 해소하였다. 전하 보간은 인접한 비교기 출력 사이에 커패시터를 삽입해 중간 단계의 전압을 생성함으로써, 별도의 레퍼런스 저항이 필요 없고, 저항에 의한 열 잡음도 감소한다. 또한, 보간 네트워크가 전압이 아닌 전하를 전달하므로 샘플‑홀드 회로를 별도로 구현할 필요가 없어 전체 회로가 간소화되고, 샘플링 순간에 발생할 수 있는 에지 효과가 최소화된다.

입력 정전용량이 400 fF에 불과한 점은 외부 아날로그 프론트엔드가 높은 대역폭을 유지하면서도 낮은 부하를 제공한다는 의미다. 이는 고속 전송 라인이나 안테나와 직접 연결할 때 신호 왜곡을 크게 줄여준다. 1.2 GS/s라는 초고속 샘플링 속도에서도 700 MHz의 ERBW를 달성한 것은, 내부 비교기와 보간 회로가 충분히 넓은 대역폭을 가지고 설계되었음을 시사한다. 특히, 1.5 V 전원 전압에서 160 mW(1.2 GS/s)와 90 mW(600 MS/s)라는 낮은 전력 소모는, 전하 보간이 전력 효율성을 크게 향상시킨 결과다.

FoM(Figure‑of‑Merit)은 일반적으로 ( \text{FoM}= \frac{P}{2^{ENOB}\times f_s} ) 로 정의되며, 여기서 P는 전력, ( ENOB )는 유효 비트수, ( f_s )는 샘플링 주파수다. 저자들이 보고한 2.2 pJ/convstep(1.2 GS/s)와 1.5 pJ/convstep(600 MS/s)는 현재 6비트 고속 플래시 ADC 분야에서 최고 수준에 해당한다. 이는 동일한 비트수·속도 조합을 가진 기존 설계와 비교했을 때 전력 효율이 30 % 이상 개선된 것으로 해석할 수 있다.

또한, 0.12 mm²라는 면적은 0.13 µm 디지털 CMOS 공정에서 구현된 것으로, 고밀도 ASIC에 손쉽게 통합될 수 있음을 의미한다. 따라서 시스템‑온‑칩(SoC) 설계 시 별도 아날로그 블록을 차지하는 면적을 최소화하면서도 고성능을 유지할 수 있다.

종합하면, 이 논문은 전하 보간을 이용한 플래시 ADC 설계가 고속·저전력·소형화라는 세 가지 핵심 요구사항을 동시에 만족시킬 수 있음을 실증하였다. 향후 5G/6G 무선 통신, 초고속 광통신, 전자전(ELINT) 등에서 요구되는 초고대역폭 데이터 변환에 적용 가능성이 크며, 차세대 CMOS 공정(예: 65 nm 이하)으로 스케일링할 경우 더욱 높은 샘플링 속도와 낮은 전력 소모를 기대할 수 있다.