보안용 VLSI 설계 흐름: 사이드채널 공격에 강인한 IC 구현 방법

초록

본 논문은 디지털 VLSI 설계 흐름을 제시하여 사이드채널 공격(SCA)에 내성을 갖는 안전한 집적 회로를 제작한다. 설계 흐름은 VHDL·Verilog와 같은 하드웨어 기술 언어로 작성된 일반 설계에서 시작해, SCA 저항 레이아웃으로 직접 연결되는 경로를 제공한다. 전통적인 전용 레이아웃 설계나 광범위한 시뮬레이션을 요구하는 반복 설계 과정을 대신해, 일반적인 동기식 CMOS 표준 셀 설계 흐름에 몇 가지 핵심 수정만을 적용한다. 우리는 사이드채널 공격 저항성의 이론적 근거를 논의하고, 합성 및 배치·배선 단계의 라이브러리 데이터베이스와 제약 파일을 해당 목적에 맞게 조정한다. 실험 결과, DES 알고리즘 모듈을 일반 단일종단 CMOS 표준 셀로 구현했을 때 DPA 공격이 200회 측정만에 비밀 키를 복원할 수 있었으나, 보안 버전에서는 2000회 이상의 측정에도 키가 복원되지 않았다.

상세 요약

이 논문이 제시하는 설계 흐름은 기존의 VLSI 설계 프로세스에 최소한의 변형만을 가함으로써 사이드채널 공격에 대한 방어력을 크게 향상시킨다는 점에서 실용적이다. 전통적으로 SCA 저항 설계는 전용 레이아웃을 설계하거나, 전력 균등화, 랜덤화, 마스크 기법 등을 적용하기 위해 수많은 시뮬레이션과 반복적인 검증 과정을 거쳐야 했다. 이러한 방법은 설계 주기가 길어지고 비용이 급증한다는 단점이 있었다. 반면 본 연구는 표준 셀 기반의 동기식 CMOS 흐름에 ‘라이브러리 수정’과 ‘제약 파일 조정’이라는 두 가지 핵심 요소만을 추가한다. 구체적으로는, 셀 라이브러리 내에서 전력 소모 프로파일이 균일하도록 트랜지스터 크기와 배치를 재조정하고, 배치·배선 단계에서는 전력망과 클록 트리의 대칭성을 강화하며, 전압/전류 변동을 최소화하는 제약을 삽입한다. 이러한 조치는 전력 소비 패턴을 공격자가 관찰할 수 있는 변동성을 크게 감소시켜, 차분 전력 분석(DPA)이나 타이밍 분석과 같은 통계적 공격이 유의미한 정보를 추출하기 어렵게 만든다.

실험에서는 DES 모듈을 대상으로 일반 설계와 보안 설계를 비교하였다. 일반 설계에서는 200번의 측정만으로 키가 회복되었지만, 보안 설계에서는 2,000번 이상의 측정에도 성공적인 복구가 불가능했다. 이는 전력 프로파일의 엔트로피가 크게 증가했음을 의미한다. 특히, ‘키 회복 실패’라는 결과는 단순히 측정 횟수만 늘려서는 공격이 통계적으로 유의미한 차이를 만들 수 없음을 보여준다. 이는 설계 단계에서 전력 균등화와 레이아웃 대칭성을 확보하는 것이 SCA 방어에 결정적인 역할을 한다는 기존 연구와 일치한다.

또한, 이 흐름은 기존 설계 툴 체인과 호환성을 유지한다는 장점이 있다. 설계자는 기존의 RTL 코드를 그대로 사용하면서, 라이브러리와 제약 파일만 교체하면 되므로 설계 비용과 시간 절감 효과가 크다. 다만, 라이브러리 수정 과정에서 셀 성능(속도·전력) 저하가 발생할 가능성이 있으며, 이는 설계 목표에 따라 트레이드오프가 필요하다. 향후 연구에서는 이러한 성능 저하를 최소화하기 위한 자동화된 셀 최적화 알고리즘과, 다양한 암호 알고리즘에 대한 적용 가능성을 검증하는 것이 과제로 남는다.