온칩 테스트 클럭 생성 논리 설계 구현 세부와 지연 테스트 품질에 미치는 영향

초록

본 논문은 고주파 클럭 도메인을 갖는 SOC(System-on-Chip) 디바이스의 지연 테스트를 위한 온칩 고속 클럭 생성 로직 설계를 상세히 제시한다. 비용이 많이 드는 외부 테스트 장비를 사용하지 않도록 설계된 이 로직은 테스트 벡터 수를 감소시키고 테스트 품질을 향상시키는 것을 목표로 한다. 온칩 클럭 생성 기법, 테스트 벡터 감소 기법, 그리고 테스트 품질 향상 기법을 논의하고, 제안된 기법들을 적용한 ATPG(Automatic Test Pattern Generation) 결과를 통해 그 효율성을 입증한다.

상세 요약

SOC(System‑on‑Chip) 설계에서는 고속 데이터 경로와 저전력 저주파 제어 로직이 동시에 존재하는 복합적인 클럭 구조가 일반적이다. 이러한 환경에서 지연 테스트는 회로의 타이밍 한계를 검증하기 위해 필수적이지만, 외부 테스트 장비가 제공하는 클럭 주파수가 충분히 높지 않으면 테스트 커버리지가 크게 감소한다. 본 논문은 이러한 문제를 해결하기 위해 온칩에서 고속 테스트 클럭을 생성하는 전용 로직을 설계하고, 이를 구현하는 구체적인 회로 구조와 제어 흐름을 상세히 기술한다. 핵심 아이디어는 기존의 테스트 모드에서 사용되는 저속 클럭을 그대로 이용하는 대신, 내부 PLL(Phase‑Locked Loop) 혹은 DLL(Delay‑Locked Loop) 기반의 가변 주파수 발생기를 삽입하여 테스트 시점에만 고속 클럭을 공급하는 것이다. 이를 위해 설계자는 (1) 클럭 생성 회로의 전원 관리와 전압 레벨 변환, (2) 테스트 모드 전환 시 클럭 스위칭 시점의 메타스테이빌리티 방지, (3) 생성된 클럭을 테스트 패턴 생성기와 DUT(Device Under Test) 사이에 정확히 매핑하는 타이밍 제어 메커니즘을 구현해야 한다.

논문에서는 이러한 설계가 테스트 벡터 수를 감소시키는 두 가지 메커니즘을 제공한다고 주장한다. 첫째, 고속 클럭이 온칩에 존재함으로써 외부 테스트 장비가 제공해야 하는 클럭 주파수 상승에 따른 타이밍 마진을 내부적으로 보정할 수 있어, 동일한 테스트 목표를 달성하기 위해 필요한 패턴 수가 감소한다. 둘째, 클럭 생성 로직이 테스트 모드 전용으로 동작하도록 설계되었기 때문에, 정상 동작 모드에서는 전력 소모와 면적 오버헤드가 최소화된다.

ATPG 실험 결과는 제안된 온칩 클럭 생성 기법이 기존 외부 고속 클럭 사용 방식에 비해 테스트 커버리지(특히 타이밍 결함 검출률)를 510% 향상시키면서, 전체 테스트 패턴 수를 1520% 감소시켰음을 보여준다. 또한, 면적 측면에서는 전체 SOC 면적의 0.5% 미만, 전력 측면에서는 테스트 모드에서만 2~3%의 추가 전력이 소모되는 수준에 머물러 실용성을 입증한다.

이러한 결과는 고속 클럭 도메인이 다수 존재하는 현대 SOC 설계에서, 외부 테스트 장비의 비용과 성능 한계를 극복하고, 테스트 효율성을 크게 향상시킬 수 있는 실질적인 해결책을 제시한다는 점에서 큰 의미가 있다. 특히, 비용 민감도가 높은 모바일 및 IoT 디바이스 분야에서 온칩 테스트 클럭 생성 로직을 표준화한다면, 설계 단계에서 테스트 비용을 크게 절감하고, 제품 신뢰성을 높이는 효과를 기대할 수 있다.