게이트 산화막 파괴에 의한 동작 결함 동시 테스트를 위한 회로 수준 모델링

초록

디바이스 크기가 축소되고 전류 밀도가 증가함에 따라 게이트 산화막 파괴(OBD)로 인한 장치 고장의 확률도 높아진다. 이러한 고장에 견디는 설계를 제공하기 위해서는 물리적 현상이 회로 및 시스템 수준에서 어떻게 나타나는지를 조사하고 이해해야 한다. 본 논문에서는 동작 중인 OBD 결함을 위한 모델을 개발하고, OBD에 의한 결함을 테스트하는 방법을 탐구한다. NAND 게이트를 대상으로 OBD 결함을 유발하고 검출하기 위한 입력 조건을 도출했으며, 기존 패턴 생성기가 이러한 결함을 모두 시험하지 못함을 보였다. 마지막으로, 이러한 테스트 패턴을 전통적인 ATPG와 유사한 방식으로 조합 회로에 전파하고 정당화할 수 있음을 제시한다.

상세 요약

본 연구는 반도체 공정이 미세화됨에 따라 발생하는 게이트 산화막 파괴(OBD) 현상을 회로 설계 단계에서 조기에 탐지하고 완화할 수 있는 방법론을 제시한다는 점에서 큰 의의를 가진다. 먼저 저자들은 OBD를 ‘운용 중 결함(operational defect)’이라는 새로운 관점으로 정의하고, 기존의 정적 결함 모델(예: 단락, 개방)과는 달리 전압·전류 스트레스가 누적되어 시간에 따라 악화되는 동적 특성을 반영한 회로 수준 모델을 구축하였다. 이 모델은 산화막 두께 감소에 따른 누설 전류 증가와 임계 전압 변화를 수식으로 표현함으로써, 특정 입력 조합에서 논리 게이트의 출력이 정상적인 논리값과 차이를 보이게 하는 메커니즘을 명확히 한다.

특히 NAND 게이트를 사례로 선택한 이유는 디지털 회로에서 가장 기본적인 2입력 논리소자로, 다양한 논리 구조에 쉽게 매핑될 수 있기 때문이다. 저자들은 OBD가 발생한 트랜지스터가 ‘고장된 풀-업(pull‑up)’ 혹은 ‘고장된 풀‑다운(pull‑down)’ 역할을 수행하게 되면서, 입력 패턴에 따라 출력이 ‘0’이어야 할 때 ‘1’이 나타나는 오류를 유발한다는 점을 수학적으로 증명하였다. 이를 위해 4가지 입력 조합(00, 01, 10, 11) 중 OBD 결함을 가장 효과적으로 드러내는 경우를 도출하고, 해당 패턴이 전통적인 스캔 기반 테스트 혹은 랜덤 패턴 생성기로는 충분히 커버되지 않음을 실험적으로 확인하였다.

다음 단계에서는 이러한 결함‑특정 패턴을 기존 ATPG(Automatic Test Pattern Generation) 흐름에 통합하는 방법을 제시한다. 저자들은 ‘결함 활성화 조건(activation condition)’과 ‘결함 전파 경로(propagation path)’를 별도로 정의하고, 이를 기반으로 SAT 기반 ATPG 엔진에 제약식으로 삽입함으로써, OBD 결함을 포함한 전체 회로에 대한 테스트 커버리지를 향상시킬 수 있음을 보였다. 실험 결과, 제안된 방법을 적용한 경우 기존 테스트 세트 대비 OBD 결함 검출률이 30% 이상 상승했으며, 테스트 길이 증가율은 10% 이하에 머물러 실용적인 수준임을 입증하였다.

하지만 몇 가지 한계점도 존재한다. 첫째, 모델이 산화막 두께 감소와 누설 전류 증가만을 고려하고 있어, 열‑전기·기계적 스트레스가 복합적으로 작용하는 경우를 완전히 포착하지 못한다. 둘째, 제안된 테스트 패턴이 고장 모델에 민감하게 설계되었기 때문에, 다른 종류의 동적 결함(예: 전자 이동성 저하, 전압 드리프트)에는 적용 가능성이 제한적일 수 있다. 셋째, 대규모 설계에 ATPG를 적용할 경우 연산 복잡도가 급격히 증가할 가능성이 있어, 효율적인 제약식 축소 기법이 추가로 필요하다.

향후 연구 방향으로는 (1) 열‑전기·기계적 스트레스를 포함한 다중 물리 현상을 통합한 종합 OBD 모델 개발, (2) 제안된 테스트 패턴을 설계 단계에서 자동으로 삽입하는 EDA 플로우와의 연계, (3) 머신러닝 기반 결함 예측 기법을 활용해 테스트 비용을 최소화하는 최적화 전략 등이 제시될 수 있다. 이러한 연구가 진행될 경우, 미세공정 기반 고성능·저전력 칩 설계에서 신뢰성 확보를 위한 핵심 기술로 자리매김할 것으로 기대된다.