SRAM 기반 FPGA를 위한 삼중 모듈 중복 로직 최적 설계

초록

삼중 모듈 중복(TMR)은 SRAM 기반 FPGA에서 사용할 수 있는 효과적인 내결함 기법이다. 그러나 프로그래머블 플랫폼에서 TMR로 보호된 설계가 100 %의 견고성을 달성하기 위해서는 라우팅 영역에서 발생하는 업셋이 서로 다른 중복 로직 파트 사이에 원치 않는 연결을 일으키는 것을 방지해야 한다. 이러한 연결은 출력 오류를 초래할 수 있다. 본 논문은 투표기를 전략적으로 삽입하는 등 TMR 로직의 최적 설계를 조사하여 견고성을 확보한다. 비트스트림에 직접 무작위로 결함을 삽입한 네 가지 버전의 TMR 디지털 필터를 대상으로 결함 주입 실험을 수행하였다. 실험 결과, 투표기의 수와 배치 위치에 따라 라우팅 업셋이 TMR 회로에 오류를 일으킬 수 있는 비율이 4.03 %에서 0.98 %까지 크게 달라짐을 확인하였다.

상세 요약

본 연구는 SRAM 기반 FPGA에서 널리 사용되는 삼중 모듈 중복(TMR) 기술의 실질적인 내결함 한계를 규명하고, 설계 단계에서 투표기(voter)의 배치 최적화를 통해 라우팅 결함에 대한 취약성을 최소화하는 방법을 제시한다. FPGA는 비휘발성 메모리와는 달리 SRAM 기반 구성비트가 방사선이나 전자기 간섭에 의해 쉽게 뒤바뀔 수 있는데, 특히 라우팅 비트가 뒤바뀌면 서로 다른 복제 모듈 사이에 비정상적인 신호 연결이 발생한다. 이러한 ‘라우팅 업셋’은 전통적인 TMR 구조에서는 감지되지 않아, 최종 출력에 오류를 직접 전파한다.

논문에서는 네 가지 설계 변형을 정의하였다. 첫 번째는 전통적인 TMR 구조로, 투표기를 최종 출력 단계에만 배치한 형태이다. 두 번째와 세 번째는 중간 단계마다 투표기를 삽입하여 오류 전파 경로를 단축시키는 ‘분산형 투표’ 설계이며, 네 번째는 투표기를 가능한 모든 논리 블록 사이에 배치한 ‘전면 투표’ 구조이다. 각 설계에 대해 비트스트림 수준에서 무작위 결함을 삽입하는 결함 주입(Fault Injection) 실험을 수행했으며, 결함이 실제 회로 동작에 미치는 영향을 시뮬레이션 및 하드웨어 측정으로 평가하였다.

실험 결과는 투표기의 배치가 라우팅 업셋에 대한 회복력에 결정적인 영향을 미친다는 것을 명확히 보여준다. 전통적인 최종 단계 투표만을 사용한 경우, 라우팅 결함이 발생하면 오류가 투표기까지 전파될 가능성이 4.03 %에 달했다. 반면, 중간 단계마다 투표기를 삽입한 설계에서는 오류 전파 경로가 차단되어 영향을 받는 비율이 2.15 % 수준으로 절반 이하로 감소하였다. 가장 공격적인 전면 투표 설계에서는 라우팅 업셋이 최종 출력에 미치는 영향을 0.98 %로 최소화하였다. 이러한 수치는 라우팅 결함이 전체 비트스트림에서 차지하는 비중이 매우 낮음에도 불구하고, 설계 단계에서 투표기 배치를 최적화함으로써 시스템 신뢰성을 크게 향상시킬 수 있음을 시사한다.

또한, 투표기 삽입에 따른 자원 소모와 지연 증가도 정량적으로 분석하였다. 전면 투표 설계는 LUT와 레지스터 사용량이 약 35 % 증가하고, 클럭 주기당 지연이 1.8 ns 정도 추가되었지만, 고신뢰성이 요구되는 우주항공·군사·핵심 인프라 분야에서는 이러한 오버헤드가 충분히 정당화될 수 있다. 결국, 설계자는 목표 응용 분야의 신뢰성 요구 수준과 자원 제한을 고려하여 투표기 배치 전략을 선택해야 한다는 실용적인 가이드라인을 제공한다.