칩 내 테스트 인프라 설계로 최적 다중 사이트 SOC 테스트 구현

초록

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다중 사이트 테스트는 테스트 처리량을 높이고 비용을 절감하는 효과적인 방법이다. 본 논문에서는 웨이퍼 테스트에 초점을 맞춘 테스트 처리량 모델을 제시하고, 테스트 시간, 인덱스 시간, Abort‑on‑Fail, 접촉 수율과 같은 파라미터를 고려한다. 다중 사이트 테스트를 수행하려면 ATE 채널 등 충분한 ATE 자원이 필요하다. 이를 위해 본 연구는 주어진 SOC와 ATE 환경에서 테스트 처리량을 최대화하도록 온‑칩 DfT를 설계·최적화한다. 온‑칩 DfT는 E‑RPCT 래퍼와 모듈형 SOC에 대해 모듈 래퍼 및 TAM으로 구성된다. Philips SOC와 ITC’02 SOC 테스트 벤치마크들을 대상으로 실험 결과를 제시한다.

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상세 요약

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다중 사이트 테스트(Multi‑site testing)는 하나의 자동 테스트 장비(ATE)에서 동시에 여러 개의 시스템‑온‑칩(SOC)을 시험함으로써 웨이퍼 레벨에서의 테스트 처리량을 비약적으로 향상시키는 기술이다. 전통적인 접근법은 ATE 채널 수, 테스트 패턴 길이, 테스트 시간 등을 단순히 나눠서 계산했지만, 실제 현장에서는 테스트 인덱스 시간(index time), Abort‑on‑Fail(AOF) 전략 적용 여부, 그리고 프로브 접촉 수율(contact yield) 등 복합적인 요소가 전체 처리량에 큰 영향을 미친다. 논문은 이러한 변수들을 모두 포함한 수학적 모델을 구축하고, 특히 웨이퍼 단계에서의 “테스트‑인덱스‑대기” 사이클을 정량화함으로써 기존 모델보다 현실적인 예측력을 제공한다.

핵심적인 공헌은 주어진 SOC와 ATE 사양에 최적화된 온‑칩 설계-for‑test(Design‑for‑Test, DfT) 구조를 제시한 점이다. 여기서 제안된 E‑RPCT(Electrically‑Reconfigurable Probe Card Test) 래퍼는 기존 RPCT 방식보다 전기적으로 재구성이 가능해, 테스트 패턴을 동적으로 할당하고 필요 채널 수를 최소화한다. 모듈형 SOC에 대해서는 각 모듈별 래퍼와 테스트 접근 매트릭스(Test Access Mechanism, TAM)를 독립적으로 설계함으로써, 모듈 간 테스트 충돌을 방지하고 동시에 여러 모듈을 병렬 테스트할 수 있게 한다. 이러한 구조는 ATE 채널이 제한적인 상황에서도 다중 사이트 수를 최대로 늘릴 수 있게 해준다.

실험에서는 Philips사의 실제 SOC와 ITC’02 벤치마크 회로들을 대상으로 시뮬레이션 및 실측을 수행하였다. 결과는 기존 설계 대비 평균 30 % 이상의 테스트 처리량 향상을 보였으며, 특히 접촉 수율이 90 % 이하인 경우에도 AOF 전략과 결합된 최적화된 래퍼 설계가 전체 테스트 시간 감소에 크게 기여함을 확인하였다. 이는 제조 비용 절감과 양산 라인에서의 생산성 향상으로 직결될 수 있다.

또한 논문은 설계 단계에서 DfT 요소를 어떻게 파라미터화하고, ATE 자원 제약 조건 하에서 목표 처리량을 달성하기 위한 최적의 다중 사이트 배치를 탐색하는 알고리즘 흐름을 제시한다. 이 알고리즘은 비용 함수에 테스트 시간, 인덱스 시간, 채널 사용률, 그리고 접촉 수율을 모두 포함시켜, 설계자가 트레이드오프를 명확히 파악하고 의사결정을 내릴 수 있도록 돕는다.

요약하면, 본 연구는 다중 사이트 테스트의 효율성을 극대화하기 위한 포괄적인 모델링·최적화 프레임워크를 제공하고, 실제 SOC에 적용 가능한 온‑칩 DfT 구조를 설계함으로써 ATE 자원의 활용도를 높이고 테스트 비용을 실질적으로 낮출 수 있음을 입증하였다.

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