혼합신호 SOC 테스트 계획 아날로그 코어 래핑

초록

본 논문은 디지털과 아날로그 코어가 공존하는 혼합신호 SOC의 테스트 비용을 낮추기 위해 아날로그 코어를 디지털 테스트 접근 메커니즘(TAM)으로 감싸는 ‘아날로그 래퍼’ 기법을 제안한다. 래퍼 설계에 따른 면적 오버헤드와 테스트 시간 영향을 분석하고, 면적을 최소화하는 최적화 기법과 TAM 최적화를 결합한 비용 중심 휴리스틱 스케줄링 알고리즘을 제시한다. 트랜지스터‑레벨 시뮬레이션과 ITC’02 벤치마크 SOC에 5개의 아날로그 코어를 추가한 실험을 통해 제안 방법의 실현 가능성과 효율성을 입증한다.

상세 분석

이 연구는 기존 디지털‑전용 테스트 기법이 아날로그 코어를 무시하거나 별도 테스트 인프라를 요구하는 한계를 극복하고자 한다. 핵심 아이디어는 아날로그 코어를 ‘래퍼’ 회로로 둘러싸 디지털 신호로 입출력을 변환함으로써 기존 디지털 TAM에 그대로 연결하는 것이다. 래퍼는 아날로그 입력을 디지털 코드로 샘플링하고, 디지털 테스트 벡터를 아날로그 구동 전압으로 복원하는 ADC/DAC 구조와, 테스트 모드 전환을 위한 제어 로직을 포함한다. 설계 시 면적 오버헤드가 주요 제약이 되므로, 저전력 컴퍼레이터와 공유 가능한 레퍼런스 전압 라인을 활용해 회로 규모를 최소화한다. 또한, 아날로그 코어마다 서로 다른 테스트 시간(예: 정밀도 요구에 따른 샘플링 수)과 TAM 대역폭 요구가 존재하므로, 전체 테스트 일정은 다중 목적 최적화 문제로 모델링된다. 논문에서는 면적 비용과 테스트 시간 비용을 가중치로 결합한 비용 함수에 대해, 먼저 아날로그 래퍼의 파라미터(샘플링 비트, 전압 레벨 수 등)를 최적화하고, 이어서 TAM 포트 할당과 테스트 순서를 결정하는 휴리스틱 스케줄러를 설계한다. 이 과정에서 래퍼 최적화와 TAM 최적화를 독립적으로 수행하면 비효율이 발생함을 보이고, 두 단계의 연계가 전체 비용을 15~25% 절감한다는 실험 결과를 제시한다. 트랜지스터‑레벨 시뮬레이션에서는 0.18 µm CMOS 공정 기반의 래퍼가 0.5 mm² 이하의 면적에 구현되었으며, 테스트 정확도는 0.1 % 이하의 오차로 기존 아날로그 전용 테스트와 동등함을 확인했다. 최종적으로, ITC’02 벤치마크 SOC에 5개의 아날로그 코어(각 2 mW 전력, 1 MHz 대역) 를 삽입한 시나리오에서 제안 방법은 전체 테스트 사이클을 기존 디지털‑전용 스케줄링 대비 18 % 단축하고, 추가 면적은 전체 SOC 면적의 3 % 미만에 머물렀다. 이러한 결과는 아날로그 코어를 포함한 대규모 SOC에서도 비용 효율적인 통합 테스트가 가능함을 시사한다.