시간 트리거형 시스템온칩 시뮬레이션을 위한 BIP 모델링

초록

본 논문은 TTSoC(시간‑트리거형 시스템온칩)의 하드웨어와 소프트웨어를 BIP(Behavior‑Interaction‑Priority) 언어로 모델링하고, 실제 하드웨어 없이도 애플리케이션 및 서비스 코드를 시뮬레이션·검증할 수 있는 방법을 제시한다. 전역 타이머와 서브 타이머, TISS, 스위치 등 TTNoC 구성요소를 원자·복합 컴포넌트로 정의하고, 인터랙션과 우선순위 메커니즘을 통해 시간‑슬롯 기반 통신을 재현한다. 사례로 산업용 정렬기 제어 애플리케이션을 모델링해, 코드‑인‑루프와 초기 설계 단계에서의 오류 탐지를 가능하게 한다.

상세 분석

이 연구는 TTSoC라는 복합 멀티코어 시스템의 핵심 특성을 BIP 프레임워크에 매핑함으로써, 설계 초기 단계에서 하드웨어 의존성을 최소화하고 소프트웨어 동작을 검증할 수 있는 새로운 시뮬레이션 파이프라인을 구축한다. 먼저, BIP의 세 계층(Behavior, Interaction, Priority)을 활용해 원자 컴포넌트(예: 전역 타이머, TISS, 스위치)를 LTS(라벨드 전이 시스템) 형태로 정의하고, 포트와 데이터 변수의 연결을 통해 명시적 인터랙션을 설계한다. 특히, 트리거 포트와 동기화 포트를 구분함으로써 ‘최대 인터랙션’ 규칙을 적용하고, 필요 시 우선순위 관계를 도입해 비결정성을 제어한다.

시간 관리 측면에서는 전역 타이머 tick을 기본 주기로 삼고, 이를 t1, t2, t3의 세 서브 타이머로 분할해 메시지 전송의 단계적 흐름을 모델링한다. 이는 TTNoC 내부의 스위치 라우팅 과정을 정확히 재현하면서도, 각 호스트가 비동기적으로 동작할 수 있게 해준다. 또한, TISS 컴포넌트는 호스트와 TTNoC 사이의 인터페이스 역할을 수행하도록 설계되어, 메시지 버퍼링 및 슬롯 할당 로직을 BIP 인터랙션으로 구현한다.

시뮬레이션 구현에서는 기존 산업 자동화 도구 체인에서 생성된 C 코드 조각을 BIP 모델에 삽입하는 방법을 제시한다. 이는 코드‑인‑루프(software‑in‑the‑loop) 테스트를 가능하게 하며, 실제 실행 시간과는 무관하게 논리적 올바름을 검증한다. 논문은 또한 관련 연구(UML, AADL, SystemC 등)와 비교해 BIP 기반 모델이 타이밍 제약을 명시적으로 다루지 않음에도 불구하고, 설계 단계에서 필요한 제약 조건(예: 최대 실행 시간) 탐색에 충분히 유용함을 강조한다.

결과적으로, 제시된 BIP 모델은 TTSoC 시스템의 구조적 특성과 시간‑트리거형 통신 메커니즘을 충분히 포착하면서, 하드웨어가 아직 미구현된 상황에서도 애플리케이션 로직의 기능적 검증을 수행할 수 있다. 이는 개발 비용 절감과 설계 오류 조기 발견에 크게 기여할 것으로 기대된다.