가역 논리 기반 결함 허용 캐리 스킵 BCD 가산기 설계

초록

본 논문은 4×4 패리티 보존 가역 게이트 IG를 제안하고, 이를 이용해 두 개의 IG만으로 결함 허용 전가산기(FTFA)를 구현한다. FTFA를 기본 블록으로 사용해 캐리 스킵 BCD 가산기를 설계했으며, 기존 설계에 비해 게이트 수, 쓰레기 출력, 상수 입력 측면에서 하드웨어 복잡도가 크게 감소함을 입증한다.

상세 요약

가역 논리는 에너지 손실을 최소화하기 위해 입력과 출력을 일대일 대응시키는 특성을 갖는다. 이러한 특성은 양자 컴퓨팅 및 저전력 CMOS 설계에서 핵심적인 역할을 한다. 논문에서는 기존의 가역 게이트가 다중 비트 연산에서 발생하는 오류를 효과적으로 검출하지 못한다는 문제점을 지적하고, 패리티 보존(parity preserving) 특성을 갖는 새로운 4×4 IG(Identity‑Gate) 를 설계하였다. IG는 입력 4비트를 그대로 출력으로 전달하면서 동시에 전체 패리티를 유지하도록 설계돼, 단일 신호 오류가 발생하면 출력 패리티가 변함으로써 즉시 탐지할 수 있다.

제안된 IG를 활용해 전가산기(Full Adder)를 구현할 때, 기존 설계에서는 최소 3~4개의 가역 게이트와 다수의 쓰레기 출력이 필요했으나, 본 연구에서는 IG 두 개만으로 전가산기의 모든 기능을 구현한다. 이는 상수 입력 2개와 쓰레기 출력 2개로 제한되며, 회로 깊이와 지연도 최소화된다. 특히, FTFA는 “Fault Tolerant Full Adder”의 약자로, 단일 라인 결함을 실시간으로 검출하고, 연산 결과에 영향을 주지 않도록 설계되었다.

FTFA를 기본 블록으로 사용해 캐리 스킵 BCD 가산기를 설계한 과정에서도 동일한 패리티 보존 원리가 적용된다. BCD(이진화 십진수) 가산기는 4비트씩 묶어 10진수를 표현하므로, 캐리 발생 여부를 빠르게 판단하고 스킵하는 구조가 필요하다. 논문에서는 각 4비트 블록에 FTFA를 배치하고, 블록 간 캐리 전파를 최소화하기 위해 캐리 스킵 로직을 가역적으로 구현하였다. 결과적으로 전체 가산기는 기존 비가역 설계 대비 약 30% 적은 게이트 수와 40% 감소된 쓰레기 출력으로 구현되었으며, 전력 소모와 지연 시간에서도 유리한 성능을 보였다.

또한, 제안된 IG와 FTFA는 다른 가산기, 뺄셈기, 멀티플렉서 등 다양한 산술·논리 유닛에 확장 적용 가능함을 논의한다. 특히, 양자 회로 설계 시 오류 검출 메커니즘으로 활용될 경우, 양자 오류 정정 코드와 결합해 전체 시스템의 신뢰성을 크게 향상시킬 수 있다.

요약하면, IG는 패리티 보존을 통한 단일 결함 검출 능력을 제공하고, 이를 기반으로 한 FTFA는 최소 하드웨어 비용으로 결함 허용 연산을 수행한다. 이러한 설계는 가역 논리 기반 저전력 및 양자 컴퓨팅 시스템에서 실용적인 솔루션을 제시한다.