이진 시퀀스 생성기 균형성 판단을 위한 간단한 계산 모델

초록

본 논문은 LFSR‑조합 발생기의 출력 시퀀스가 균형(0과 1의 비율이 1:1)에 가까운지를 판단하기 위한 순수 이진 연산 기반 모델을 제시한다. 기존의 확률적 검증 방법을 대체할 수 있는 결정론적 절차를 설계하여, 생성기의 채택 여부를 초기 선별 기준으로 활용한다.

상세 분석

이 논문은 선형 피드백 시프트 레지스터(LFSR)와 논리 함수를 결합한 조합 발생기의 출력 균형성을 정량적으로 평가하는 새로운 계산 모델을 제안한다. 핵심 아이디어는 출력 시퀀스를 직접 생성하지 않고, LFSR의 상태 전이와 논리 함수의 진리표를 이진 문자열 형태로 표현한 뒤, 비트 연산(AND, OR, XOR, NOT 등)만을 이용해 전체 주기 동안 1이 차지하는 비율을 계산한다는 점이다.

첫 번째 단계는 대상 LFSR의 다항식과 초기 상태를 바탕으로 가능한 모든 상태를 이진 문자열 집합으로 전개한다. 여기서 각 상태는 LFSR의 레지스터 내용 전체를 하나의 비트열로 본다. 두 번째 단계에서는 조합 함수가 적용되는 위치에 따라 해당 비트열에 논리 연산을 순차적으로 수행한다. 예를 들어, 함수가 f(x₁,x₂,…,x_k)=x₁⊕(x₂∧x₃)와 같이 정의되면, 각 상태 비트열에 대해 x₁, x₂, x₃에 해당하는 비트를 추출하고, AND와 XOR 연산을 적용해 새로운 비트열을 만든다.

이 과정에서 중요한 점은 연산 결과가 다시 이진 문자열 집합에 포함된다는 점이다. 즉, 연산 후에도 각 비트열은 동일한 길이와 구조를 유지하므로, 전체 주기 동안 발생 가능한 모든 출력 비트를 한 번에 집계할 수 있다. 논문은 이를 “비트 집합 연산”이라고 명명하고, 집합의 원소 개수를 세는 것이 바로 1의 총 발생 횟수가 된다.

계산 복잡도 측면에서 저자는 전통적인 시뮬레이션 방식이 O(2^n)·T (n은 레지스터 길이, T는 주기) 정도의 비용을 요구하는 반면, 제안된 모델은 비트 연산만으로 집합을 축소·합산하므로 O(n·2^k) 수준으로 크게 감소한다는 점을 강조한다. 여기서 k는 조합 함수에 사용되는 입력 변수 수이며, 일반적으로 LFSR 전체 길이보다 훨씬 작다.

또한, 모델은 균형성 판단을 위한 임계값 ε를 사용한다. 전체 주기 동안 1의 비율이 0.5±ε 범위에 들어오면 ‘균형함’으로 간주하고, 그렇지 않으면 ‘불균형함’으로 판정한다. ε는 설계 요구사항에 따라 조정 가능하며, 논문에서는 ε=0.01(1%) 정도를 실험적으로 적용한다.

실험 결과는 여러 표준 LFSR‑조합 구조(예: Geffe, Shrinking, Self‑Shrinking 등)에 대해 모델을 적용했을 때, 기존의 통계적 테스트(NIST SP800‑22, Diehard 등)와 일치하는 균형성 판단을 제공함을 보여준다. 특히, 모델은 시뮬레이션 기반 검증에 비해 10배 이상 빠른 속도로 결과를 도출했으며, 메모리 사용량도 현저히 낮았다.

이러한 장점에도 불구하고 몇 가지 제한점이 존재한다. 첫째, 모델은 조합 함수가 비선형이더라도 비트 연산만으로 정확히 표현할 수 있다는 전제가 필요하다. 복잡한 비선형 함수를 다룰 경우 연산 집합이 급격히 팽창해 실용성이 떨어질 수 있다. 둘째, 모델은 전체 주기를 고려하므로, 매우 긴 주기를 갖는 대형 LFSR(예: 256비트 이상)에서는 여전히 메모리와 시간 비용이 크게 증가한다. 따라서 실제 설계 단계에서는 ‘프리필터’ 역할로 활용하고, 최종 검증은 확률적 테스트와 병행하는 것이 바람직하다.

결론적으로, 이 논문은 LFSR‑조합 발생기의 균형성을 판단하기 위한 결정론적, 효율적인 계산 프레임워크를 제시함으로써 설계 초기 단계에서 빠른 채택/거부 결정을 가능하게 한다. 향후 연구에서는 비트 집합 연산을 압축하거나, GPU/FPGA 가속을 통한 대규모 LFSR 지원 방안이 기대된다.