스퓨리어스 스위칭 억제 기반 저전력 하이브리드 인코딩 멀티플라이어

초록

본 논문은 입력 피연산자의 1 비트 개수와 위치를 분석해 불필요한 스위칭을 차단하는 스퓨리어스 스위칭 억제 기법(SSST)을 적용한 저전력 곱셈기를 제안한다. 하이브리드 인코딩 방식과 저전력 전가산기를 결합해 기존 일반 멀티플라이어 대비 스위칭 활동을 86 %, 전력 소모를 87 % 절감했으며, Booth 방식 대비 각각 46 %와 26 %의 개선을 달성하였다.

상세 요약

제안된 멀티플라이어는 크게 세 부분으로 구성된다. 첫 번째는 입력 멀티플라이어(곱해지는 피연산자)의 비트 패턴을 실시간으로 스캔하여 ‘1’ 비트의 개수와 위치를 파악하는 하이브리드 인코딩 모듈이다. 기존 Booth 인코딩은 2비트씩 그룹화해 부호 확장을 수행하지만, 본 방식은 1비트 단위의 가중치를 동적으로 할당함으로써 불필요한 부분곱 생성 자체를 억제한다. 예를 들어, ‘1’이 하나만 존재하는 경우 해당 비트만을 이용해 시프트 연산을 수행하고, 나머지 부분은 완전히 비활성화한다.

두 번째는 스퓨리어스 스위칭 억제(SSST) 회로이다. 인코딩 결과에 따라 부분곱 생성 회로와 가산기 네트워크에 클럭 게이팅을 적용해, 실제 연산에 필요하지 않은 회로 블록은 전력 공급을 차단한다. 이는 전이 전력의 주요 원인인 불필요한 토글을 근본적으로 제거하는 전략으로, 특히 저전압·저전류 환경에서 효과가 두드러진다.

세 번째는 저전력 전가산기 설계이다. 기존의 CMOS 전가산기와 비교해 트랜지스터 수를 30 % 이상 감소시키고, 스위칭 전압을 최소화하도록 논리식 재배치를 수행하였다. 특히, 캐리 전파 경로를 병렬화하고, 프리차지 전압을 동적으로 조정해 정전용량 부하를 감소시켰다.

시뮬레이션은 Tanner 12.6 EDA 툴을 이용해 45 nm CMOS 공정 모델에서 수행되었으며, 전력 측정은 전압 1.0 V, 주파수 200 MHz 조건에서 이루어졌다. 결과는 일반 배열형 멀티플라이어 대비 스위칭 활동이 86 % 감소하고, Booth 멀티플라이어 대비 46 % 감소했음을 보여준다. 전력 소모는 각각 87 %와 26 % 절감되었으며, 연산 정확도와 지연 시간은 기존 설계와 동등하거나 약간 향상되었다.

본 논문의 핵심 기여는 (1) 비트 패턴 기반 하이브리드 인코딩을 통해 부분곱 생성을 최소화한 점, (2) SSST를 이용해 동적 전력 소모를 구조적으로 억제한 점, (3) 저전력 전가산기 설계로 전체 회로의 전력 효율을 극대화한 점이다. 다만, 인코딩 로직이 추가적인 제어 회로를 필요로 하므로 면적(overhead)이 증가할 수 있으며, 고밀도 DSP 애플리케이션에서의 스케일링 한계와 온도·공정 변동에 대한 민감도 분석이 추가로 요구된다. 향후 연구에서는 인코딩 알고리즘을 머신러닝 기반으로 최적화하고, 멀티코어 프로세서와의 인터페이스를 고려한 파이프라인 설계로 실시간 영상 처리 등에 적용하는 방안을 모색할 수 있다.