멀티코어 DSP를 활용한 LTE RACH‑PD 알고리즘 자동 최적화

초록

본 논문은 LTE 랜덤 액세스 채널 프리앰블 검출(RACH‑PD) 알고리즘을 Synchronous Data Flow(SDF) 그래프로 모델링하고, PREESM 기반 Algorithm‑Architecture Matching(AAM) 방법론을 적용해 TI C6487 3코어 DSP에 최적화된 구현을 수행한다. 자동 스케줄링·EDMA 기반 데이터 전송·캐시 고려 시뮬레이션을 통해 3코어 구성이 실시간 4 ms 제한을 만족함을 입증한다.

상세 분석

이 연구는 최신 LTE 시스템에서 가장 까다로운 115 km 셀 크기의 RACH‑PD 처리를 목표로 한다. 알고리즘은 프리앰블 전처리, 원형 상관, 노이즈 플로어 추정, 피크 탐색 네 단계로 구성되며, 안테나 4개·루트 시퀀스 64개·프리앰블 반복 2회를 고려하면 총 1 357개의 원자 연산이 발생한다. 저자들은 이러한 복잡한 연산 흐름을 SDF 그래프로 추상화함으로써 정적 스케줄링이 가능한 형태로 변환하였다. SDF의 각 노드는 코어 수준의 함수(예: FIR 필터, DFT, IFFT 등)이며, 에지(edge)는 데이터 의존성을 나타낸다. PREESM 툴은 이 그래프와 목표 하드웨어(다중 코어 DSP와 EDMA 기반 메모리 전송)를 매핑하는 AAM 알고리즘을 제공한다. 매핑 과정에서 연산 비용은 단일 코어에서 측정된 사이클 수로 추정하고, EDMA 전송은 3.08 GB/s의 고정 전송률을 가정해 비차단 모델링하였다.

아키텍처 탐색 단계에서는 1‑코어, 2‑코어, 3‑코어, 가상의 4‑코어 구성을 시뮬레이션하였다. 결과는 L1 캐시 활성/비활성 두 시나리오로 나뉘며, 캐시 미스가 발생할 경우 2‑코어 구성은 실시간 4 ms 마감에 못 미친다. 반면 3‑코어 구성은 캐시 미스 상황에서도 68 %의 CPU 사용률(실제)과 88 % 사용률(이상적)로 충분히 마감 시간을 만족한다. 이는 코어당 작업 부하가 균등하게 분산되고, EDMA를 통한 데이터 이동이 병렬화되어 전체 지연이 크게 감소했기 때문이다.

구현 단계에서는 TI C6487의 비대칭 L2 메모리 구조와 EDMA3를 활용해 각 코어에 정적 메모리 할당과 동기화 메커니즘을 자동 생성하였다. 특히 원형 상관 단계에서 64개의 루트 시퀀스를 동시에 처리하기 위해 파이프라인화된 FFT/IFFT와 복소수 곱셈을 코어 간에 파티셔닝했으며, EDMA 트리거를 이용해 L2 간 데이터 복사를 오버랩시켰다. 이러한 설계는 코드 자동 생성 후에도 수동 튜닝 없이 실시간 요구사항을 충족시켰다.

핵심 인사이트는 다음과 같다. 첫째, SDF 기반 모델링은 복잡한 통신 알고리즘을 정형화된 그래프 형태로 변환해 자동 스케줄링을 가능하게 한다. 둘째, PREESM의 AAM 매칭은 설계 공간을 빠르게 탐색하고, 캐시 효과와 전송 대역폭을 고려한 현실적인 사이클 추정으로 최적 코어 수를 결정한다. 셋째, EDMA를 비차단 전송 매체로 활용하면 코어 간 데이터 의존성을 최소화하면서도 메모리 대역폭을 효율적으로 사용할 수 있다. 마지막으로, 3‑코어 DSP가 현재 LTE RACH‑PD 실시간 처리에 충분히 강력함을 입증함으로써, 향후 더 복잡한 물리 계층 알고리즘도 유사한 방법론으로 확장 가능함을 시사한다.