다중 스타일 비동기 FPGA를 위한 재구성 가능한 보안 로직 블록

초록

본 논문은 전력·시간 기반 부채널 공격에 강인한 비동기식 FPGA의 프로그래머블 로직 블록(PLB)을 제안한다. 전역 클럭이 없고, 데이터와 제어를 다양한 비동기 스타일(예: 4‑phase, bundled‑data) 및 인코딩(dual‑rail, m‑of‑n)으로 구현함으로써 전력 패턴을 균일하게 만들고, 공격자가 유의미한 전이 구간을 구분하기 어렵게 만든다. 설계는 재구성성을 유지하면서도 레이아웃·전력 균형을 위한 특수 배선과 구성 메모리를 포함한다. 실험 결과, 기존 동기식 FPGA 대비 부채널 정보 누출이 현저히 감소했으며, 면적·전력 오버헤드도 제한적인 수준에 머물렀다.

상세 분석

이 논문은 사이드‑채널 공격, 특히 전력 분석(Power Analysis)과 타이밍 분석(Timing Analysis)에 대한 방어 메커니즘을 비동기식 FPGA 설계에 적용하는 방법을 체계적으로 탐구한다. 핵심 아이디어는 전통적인 동기식 회로가 전역 클럭에 의해 모든 트랜지션이 동시에 발생함으로써 전력·시간 파형에 뚜렷한 특징을 만들고, 이는 공격자가 특정 연산 구간을 쉽게 추출할 수 있게 만든다. 반면 비동기식 회로는 로컬 핸드쉐이크 신호에 의해 전이 시점이 분산되므로 전력·시간 패턴이 자연스럽게 ‘흩어진다’. 논문은 이러한 비동기식 특성을 최대한 활용하기 위해 PLB를 다중 스타일(4‑phase, bundled‑data, 2‑phase 등)과 다중 데이터 인코딩(dual‑rail, m‑of‑n, 1‑of‑N)으로 구성할 수 있게 설계하였다.

PLB 내부는 기본 논리 유닛(LUT), 레지스터, 그리고 핸드쉐이크 제어 로직으로 구성되며, 각각은 균등한 전력 소비를 보장하도록 트랜지스터 크기와 배치를 조정하였다. 특히 dual‑rail 인코딩을 사용할 경우 두 라인이 항상 동시에 전환되도록 설계함으로써 전력 균형을 유지한다. 또한, m‑of‑n 인코딩에서는 ‘활성 라인 수’를 고정시켜 전력 변동을 최소화한다. 이러한 전력 균형 기법은 전력 분석 공격에 대한 ‘첫 번째 차원’ 방어를 제공한다.

재구성 가능성을 유지하기 위해 구성 메모리(비휘발성 SRAM)와 라우팅 스위치는 비동기식 핸드쉐이크 신호에 동기화된 로직으로 제어된다. 라우팅 구조는 ‘균등 전력 라우팅(EPW)’이라는 개념을 도입해, 동일한 길이와 부하를 가진 경로를 선택하도록 설계하였다. 이는 전력·시간 측면에서 라우팅에 의한 변동을 억제한다.

보안 평가에서는 템플릿 공격(Template Attack)과 차분 전력 분석(DPA) 시뮬레이션을 수행했으며, 전통적인 동기식 FPGA 대비 신호‑대‑노이즈 비율(SNR)이 10배 이상 감소한 것을 확인하였다. 또한, 면적 및 클럭 주파수 측면에서 약 15 %의 오버헤드가 발생했지만, 이는 보안 향상에 비해 충분히 허용 가능한 수준으로 평가된다.

결론적으로, 논문은 비동기식 FPGA 설계가 사이드‑채널 방어에 유리함을 실증하고, 다중 스타일·다중 인코딩을 지원하는 재구성 가능한 PLB가 실용적인 보안 플랫폼이 될 수 있음을 제시한다. 향후 연구에서는 더욱 정교한 전력 균형 기법과, 물리적 레이아웃 최적화를 통해 오버헤드를 추가로 감소시키는 방안을 모색한다.