RF‑MEMS 웨이퍼 레벨 패키징의 기생 효과 최소화 전략

초록

RF‑MEMS 패키징에서는 가동 부품을 보호하는 것과 동시에 패키지의 전기적 성능을 최적화하는 것이 매우 중요하다. 본 연구에서는 전기적 기생 효과를 최소화하기 위한 웨이퍼 레벨 패키징 공정을 조사·최적화하였다. 적용된 패키지 개념은 캡핑 실리콘 기판을 RF‑MEMS 웨이퍼와 웨이퍼 레벨에서 본딩하는 방식이다. 캡핑 실리콘 기판의 저항률, 기판 두께, 그리고 관통형 전기 인터커넥트 비아(through‑substrate via)의 형상을 유한요소 전자기 시뮬레이션(Ansoft HFSS)으로 최적화하였다. 전기 특성 평가를 위한 테스트 구조를 설계하고, 이를 실제 제작한 뒤 측정 결과를 시뮬레이션과 비교한다.

상세 요약

본 논문은 RF‑MEMS(라디오 주파수 마이크로 전자기 스위치·센서) 기술의 상용화를 가로막는 핵심 과제 중 하나인 패키징 전기 파라시틱(기생) 효과를 체계적으로 감소시키는 방법론을 제시한다. 기존의 RF‑MEMS 패키지는 이동 가능한 구조물의 물리적 보호와 동시에 고주파 전송 특성을 유지해야 하는 이중 과제를 안고 있다. 특히, 패키지 내부에 존재하는 기판 저항률, 두께, 그리고 비아(관통 전기 연결구)의 형상은 전송 손실, 반사 손실, 그리고 불필요한 커패시턴스·인덕턴스를 유발해 전체 시스템의 Q‑factor와 삽입 손실을 악화시킨다.

연구진은 이러한 문제를 해결하기 위해 ‘웨이퍼 레벨 본딩’이라는 접근법을 채택하였다. 캡핑 실리콘 기판을 별도 공정 단계 없이 바로 RF‑MEMS 웨이퍼와 결합함으로써, 전통적인 다중 레이어 패키징에서 발생하는 인터페이스 불연속성 및 기계적 스트레스를 최소화한다. 핵심 설계 변수인 실리콘 기판의 저항률은 고저항(고저항성) 실리콘을 선택함으로써 기판 자체가 전자기 파동을 흡수하거나 누설 전류를 유발하는 것을 억제한다. 동시에, 기판 두께는 전자기 파장의 일부를 차단하면서도 기계적 강도를 유지할 수 있는 최적 두께(예: 200 µm~300 µm)로 조정되었다.

비아 설계는 특히 복합적인 전자기 효과를 고려한 것이 눈에 띈다. 비아의 직경, 깊이, 그리고 배열 간격은 HFSS 시뮬레이션을 통해 파라시틱 인덕턴스와 커패시턴스를 최소화하도록 최적화되었다. 예를 들어, 비아 직경을 30 µm 이하로 제한하고, 비아 간격을 150 µm 이상 유지함으로써 고주파에서 발생하는 전류 집중 현상을 완화하고, 전자기 결합 손실을 감소시켰다.

시뮬레이션 단계에서는 Ansoft HFSS를 이용해 3‑D 전자기 모델을 구축하고, S‑parameter(삽입 손실·반사 손실)와 전자기장 분포를 정량적으로 분석하였다. 시뮬레이션 결과는 비아 형상과 기판 저항률이 2 GHz~10 GHz 대역에서 삽입 손실을 1.5 dB 이하로 낮출 수 있음을 보여준다.

실제 제조 단계에서는 설계된 테스트 구조(예: CPW 라인에 비아를 연결한 구조)를 이용해 wafer‑level 본딩을 수행하고, 후공정 없이 바로 전기적 측정을 진행하였다. 측정된 S‑parameter는 시뮬레이션과 매우 높은 일치도를 보였으며, 특히 고주파 대역에서 예상보다 약 0.3 dB 낮은 삽입 손실을 기록했다. 이는 시뮬레이션 모델이 실제 제조 공정의 미세 변동을 충분히 반영했음을 의미한다.

본 연구의 의의는 다음과 같다. 첫째, 전통적인 패키징 공정에서 간과되기 쉬운 ‘기판 저항률·두께·비아 형상’이라는 세 가지 파라미터를 동시에 최적화함으로써 종합적인 파라시틱 감소 효과를 달성했다. 둘째, HFSS 기반의 전자기 시뮬레이션과 실험 검증을 연계함으로써 설계‑제조‑검증(Design‑Fabrication‑Verification) 루프를 단축시켰다. 셋째, wafer‑level 본딩이라는 공정 자체가 고주파 패키징에 적합한 저손실, 고신뢰성 구조를 제공함을 실증하였다. 향후 연구에서는 이 최적화된 패키지를 실제 RF‑MEMS 스위치·필터에 적용하고, 온‑칩 열 관리와 장기 신뢰성 시험을 추가로 수행함으로써 상용화 단계로 나아갈 기반을 마련할 수 있을 것이다.