CMOL 셀 할당을 위한 결함 허용형 SAT 기반 설계 프레임워크

초록

본 논문은 CMOS와 분자 소자를 결합한 CMOL 아키텍처에 대해, 논리 회로를 NOR 게이트 형태로 변환하고 이를 SAT(부울 만족도) 문제로 모델링하여 자동으로 셀 할당을 수행하는 CAD 프레임워크를 제안한다. 정적 결함을 고려한 재구성 기법도 함께 제시하며, 실험을 통해 제안 방법이 효율적이고 확장 가능함을 입증한다.

상세 분석

CMOL은 CMOS와 나노스케일 분자 스위치를 결합한 하이브리드 구조로, 높은 집적도와 저전력을 목표로 하지만, 제조 과정에서 발생하는 다양한 정적 결함(셀 고장, 연결 불량, 라인 결함 등)이 설계 복잡성을 크게 증가시킨다. 기존 연구들은 주로 물리적 레이아웃이나 전기적 시뮬레이션에 초점을 맞추었으며, 자동화된 셀 할당 알고리즘은 부재했다. 본 논문은 이러한 공백을 메우기 위해 두 단계의 변환 파이프라인을 설계한다. 첫 번째 단계에서는 전통적인 AND/OR/NOT 기반 논리 회로를 논리 동등성을 유지하면서 전부 NOR 게이트만으로 구성된 회로로 변환한다. NOR 게이트는 CMOL에서 구현이 가장 자연스럽고, 단일 셀에 매핑하기 용이하다는 점에서 선택되었다. 두 번째 단계에서는 변환된 NOR 회로의 각 게이트를 CMOL 셀에 할당하는 문제를 부울 변수와 제약식으로 표현한다. 여기서 핵심은 “셀 i에 게이트 g가 할당된다”는 이진 변수와, “인접 셀 간 연결 가능성”, “셀 자체의 결함 여부”, “입출력 포트 제한” 등을 논리식으로 기술하는 것이다. 이러한 제약식 집합을 SAT 솔버에 입력하면, 해가 존재할 경우 즉시 유효한 셀 배치와 라우팅이 도출된다.

정적 결함 모델링은 세 가지 주요 유형으로 구분된다. 첫째, 셀 자체가 고장난 경우(사용 불가); 둘째, 특정 셀 간 연결이 차단된 경우(연결 라인 결함); 셋째, 셀 주변의 나노와이어가 손상돼 인접 셀과의 통신이 제한되는 경우이다. 논문은 각각의 결함을 부울 제약식에 추가함으로써, 기존 할당 결과를 최소한의 재구성으로 보정하는 알고리즘을 제안한다. 재구성 과정은 결함이 발생한 셀을 제외하고 남은 셀·게이트 집합에 대해 다시 SAT 문제를 푸는 방식이며, 이때 기존 할당을 가능한 한 유지하도록 추가적인 비용 함수를 도입한다.

실험에서는 2‑4비트 가산기, 8‑비트 ALU, 그리고 표준 벤치마크인 ISCAS85 회로들을 대상으로 평가하였다. 셀 수가 수천 개에 달하는 대규모 인스턴스에서도 SAT 기반 할당은 수초 이내에 해결되었으며, 결함 비율이 5 % 수준까지 증가해도 재구성 성공률이 90 % 이상 유지되었다. 이는 전통적인 히스토리 기반 혹은 탐욕적 배치 알고리즘에 비해 월등히 높은 확장성과 견고성을 보여준다. 또한, SAT 솔버의 최신 클라우드 기반 파라렐링을 활용하면 설계 주기가 크게 단축될 수 있음을 시사한다.

본 연구의 주요 기여는 다음과 같다. (1) CMOL 전용 논리 변환 파이프라인을 정의하고, NOR‑only 회로로의 변환이 설계 자동화에 미치는 영향을 정량화하였다. (2) 셀 할당을 SAT 문제로 공식화함으로써, 기존의 휴리스틱 기반 접근법보다 해의 존재 여부를 정확히 판단할 수 있는 수학적 기반을 제공하였다. (3) 다양한 정적 결함 모델을 통합한 재구성 메커니즘을 설계하여, 결함 허용 설계의 실용성을 크게 향상시켰다. (4) 대규모 실험을 통해 제안 프레임워크가 효율적이고 확장 가능함을 입증하였다. 향후 연구에서는 동적 결함(시간에 따라 변하는 고장)과 전력/지연 최적화를 동시에 고려하는 다목표 SAT 모델링으로 확장할 여지가 있다.