메모리 내 연산으로 가속하는 차단형 플로이드‑워셜: PIM‑FW 설계와 성능 평가
📝 원문 정보
- Title:
- ArXiv ID: 2512.18158
- 발행일:
- 저자: Unknown
📝 초록 (Abstract)
전역 최단 경로(APSP)는 라우팅·물류·네트워크 분석 등 다양한 분야에서 핵심 알고리즘이지만, 전통적인 플로이드‑워셜(FW) 알고리즘은 O(N³)의 시간 복잡도와 대규모 데이터 이동으로 인해 일반 CPU·GPU에서는 확장성이 크게 제한된다. 본 논문에서는 HBM3 스택을 기반으로 한 처리‑인‑메모리(PIM) 구조와 데이터 흐름을 공동 설계한 PIM‑FW를 제안한다. 미세한 병렬성을 확보하기 위해, 최소‑덧셈 연산을 가속화하는 특수 비트‑시리얼 은행 PE와 채널 PE의 대규모 병렬 어레이를 도입하였다. 또한, 부하 균형을 최적화하는 인터리브 매핑 정책과 효율적인 연산·축소를 위한 하이브리드 인‑메모리·근접 메모리 컴퓨팅 모델을 구현하였다. 은행 내부에서 모든 거리 업데이트를 수행·저장하는 인‑뱅크 컴퓨팅 방식은 GPU 기반 접근법에서 발생하는 데이터 이동 병목을 근본적으로 제거한다. 8채널·4‑Hi HBM3 PIM 스택을 실제 도로 네트워크 트레이스에 적용해 사이클‑정밀 시뮬레이터로 전체 소프트웨어·하드웨어 공동 설계를 구현하였다. 실험 결과, 8,192 × 8,192 그래프에 대해 PIM‑FW는 최종 실행 시간에서 18.7배 가속을 달성했으며, 최신 GPU‑전용 FW 대비 DRAM 에너지를 3,200배 절감하였다.💡 논문 핵심 해설 (Deep Analysis)
전역 최단 경로(APSP) 문제는 그래프 이론에서 가장 오래된 기본 문제 중 하나이며, 실제 시스템에서는 라우팅, 물류 최적화, 사회·생물 네트워크 분석 등 다양한 응용 분야에 필수적이다. 전통적인 플로이드‑워셜(FW) 알고리즘은 모든 정점 쌍에 대해 반복적으로 최소‑덧셈(min‑plus) 연산을 수행함으로써 O(N³) 시간 복잡도를 갖는다. 이론적으로는 단순하지만, 실제 구현에서는 두 가지 주요 병목이 존재한다. 첫째, 연산 자체가 삼중 루프 구조이므로 CPU 코어당 활용 가능한 병렬도가 제한된다. 둘째, 매 반복마다 전체 거리 행렬을 메모리에서 읽고 다시 쓰는 과정이 발생해 메모리 대역폭과 에너지 소비가 급증한다. 이러한 이유로 GPU와 같은 대규모 데이터 병렬 처리 장치에서도 메모리 트래픽이 성능을 좌우하는 핵심 제약이 된다.본 논문이 제시하는 PIM‑FW는 이러한 병목을 근본적으로 해소하기 위해 메모리와 연산을 통합하는 처리‑인‑메모리(PIM) 접근법을 채택한다. 구체적으로는 HBM3(High‑Bandwidth Memory 3) 스택을 기반으로 8개의 채널과 4‑Hi(4‑layer) 구조를 구성하고, 각 메모리 뱅크 내부에 비트‑시리얼 방식의 전용 연산 유닛(PE)을 배치한다. 비트‑시리얼 PE는 최소‑덧셈 연산을 1비트씩 순차적으로 처리함으로써 하드웨어 면적과 전력 소모를 최소화하면서도 높은 병렬성을 확보한다. 채널 PE는 여러 뱅크 간의 데이터 교환 및 동기화를 담당해 전체 시스템의 부하 균형을 유지한다.
데이터 흐름 측면에서는 “인터리브 매핑 정책”을 도입해 그래프 행렬을 뱅크와 채널에 고르게 분산한다. 이는 특정 뱅크에 연산이 집중되는 현상을 방지하고, 메모리 대역폭을 균등하게 활용하게 만든다. 또한, “인‑뱅크 컴퓨팅” 방식을 통해 거리 업데이트를 메모리 뱅크 내부에서 바로 수행하고 결과를 동일 뱅크에 저장한다. 이 과정에서 외부 DRAM으로의 데이터 이동이 거의 발생하지 않으며, 이는 기존 GPU 기반 FW가 겪는 메모리 트래픽을 수십 배 감소시킨다.
시뮬레이션 환경은 사이클‑정밀 시뮬레이터를 사용해 실제 도로 네트워크 트레이스를 기반으로 8,192 × 8,192 규모의 그래프를 실험하였다. 결과는 두드러진 성능 향상을 보여준다. 실행 시간은 GPU‑전용 최첨단 FW 대비 18.7배 빨라졌으며, DRAM 에너지 소비는 3,200배 절감되었다. 이러한 수치는 PIM‑FW가 메모리 대역폭과 에너지 효율성 측면에서 기존 가속기 설계보다 월등히 우수함을 입증한다.
하지만 몇 가지 한계점도 존재한다. 첫째, 비트‑시리얼 연산은 고정밀 연산이 필요한 응용에서는 추가적인 정밀도 보정이 필요할 수 있다. 둘째, 현재 설계는 HBM3 기반의 특정 스택 구조에 최적화돼 있어, 다른 메모리 기술(예: DDR5, LPDDR5)이나 비정형 메모리와의 호환성 검증이 필요하다. 셋째, 시뮬레이션 기반 평가이므로 실제 실리콘 구현 시 공정 변동, 온도·전압 변동 등에 따른 성능 변동을 추가로 검증해야 한다. 향후 연구에서는 이러한 제약을 완화하고, PIM‑FW를 다양한 그래프 규모와 비정형 메모리 환경에 적용할 수 있는 범용 프레임워크를 개발하는 것이 과제로 남는다.
전반적으로 PIM‑FW는 APSP 문제에 대한 메모리 중심 가속기의 새로운 패러다임을 제시하며, 데이터 이동을 최소화하고 연산을 메모리 내부에서 수행함으로써 차세대 고성능·저전력 컴퓨팅 시스템에 중요한 기여를 할 것으로 기대된다.