객체지향 기반 급속 맞춤형 명령어 설계: SoC 개발을 위한 자동화 프레임워크

우리의 접근법은 먼저 설계자가 구현하고자 하는 산술 연산을 고수준 언어(C 혹은 C++) 코드 형태로 기술하면, 해당 연산을 그래프 형태로 추상화하는 데이터 흐름 그래프(Data Flow Graph, 이하 DFG)를 자동으로 생성한다. DFG는 연산에 참여하는 각 연산자와 피연산자, 그리고 데이터가 흐르는 방향을 정점과 간선으로 명확히 표현함으로써, 복잡한 연산을 시각적으로 파악하고 이를 하드웨어 수준의 맞춤형 명령어로 변환하는 데 필요한 정보를 모두 제공한다. 생성된 DFG를 기반으로, 설계 자동화 도구는 각 연산 노드에 대응되는 하드웨어 블록을 설계하고, 이 블록들을 하나의 맞춤형 명령어 유닛으로 통합하기 위해 VHDL(VHSIC Hardware Description Language) 코드를 자동으로 생성한다. 이 과정에서 VHDL 코드는 대상 FPGA 혹은 ASIC의 구조적 제약조건에 맞추어 파이프라인 단계, 레지스터 삽입, 타이밍 제약 등을 자동으로 최적화하도록 설계되며, 결과적으로 설계자는 복잡한 RTL(Register Transfer Level) 코드를 직접 작성할 필요 없이 고수준 언어 수준에서 설계 목표를 정의하기만 하면 된다.

맞춤형 명령어가 하드웨어에 구현된 뒤에는, 기존에 작성된 C 코드가 자동으로 수정되어 새로 생성된 맞춤형 명령어를 호출하도록 변환된다. 구체적으로는, 컴파일러 전처리 단계에서 해당 연산에 대응하는 함수 호출을 찾아내고, 이를 새로운 인스트럭션 인코딩 형태로 교체함으로써, 실행 시점에 프로세서가 하드웨어 가속기를 직접 호출하도록 만든다. 이때 자동 업데이트된 C 코드는 원래의 소스 코드와 기능적으로 동일하지만, 실행 효율성 측면에서는 하드웨어 가속을 통해 연산 지연 시간을 크게 단축시킬 수 있다.

제안된 설계 흐름과 자동화 도구의 실효성을 검증하기 위해, 우리는 Automatic Custom Architecture generator(ACAgen)라는 이름의 자바 기반 소스 코드 프레임워크를 구현하였다. ACAgen은 사용자가 고수준 언어로 기술한 알고리즘을 입력으로 받아 DFG를 생성하고, 해당 DFG를 VHDL 코드와 자동 업데이트된 C 코드로 변환하는 전체 파이프라인을 제공한다. 프레임워크는 플러그인 구조를 채택하고 있어, 다양한 목표 프로세서 아키텍처(예: ARM Cortex‑M, RISC‑V)와 FPGA 보드에 손쉽게 적용할 수 있도록 설계되었다. 또한, 사용자 정의 옵션을 통해 파이프라인 깊이, 연산자 병렬도, 레지스터 파일 크기 등을 조정함으로써, 설계자는 성능·전력·면적 사이의 트레이드오프를 손쉽게 탐색할 수 있다.

마지막으로, 우리는 3차원(3‑D) 그래픽 처리와 같은 복잡한 샘플 애플리케이션을 대상으로 실험을 수행하였다. 실험 결과, ACAgen이 자동으로 생성한 맞춤형 명령어를 활용한 경우, 기존 소프트웨어만으로 구현했을 때 대비 평균 4.8배 이상의 실행 속도 향상을 달성했으며, 하드웨어 자원 사용량은 전체 로직 셀의 12 % 수준에 머물렀다. 또한, 설계 시간은 전통적인 수작업 RTL 코딩 방식에 비해 약 70 %가량 단축되었으며, 설계 비용 역시 저비용 FPGA 보드를 활용함으로써 크게 절감될 수 있음을 확인하였다. 이러한 실험 결과는 제안된 객체‑지향 기반 자동화 접근법이 SoC 설계 과정에서 복잡성을 효과적으로 관리하고, 저비용으로 고성능 맞춤형 하드웨어 가속기를 빠르게 구현할 수 있음을 강력히 입증한다.

요약하면, 본 논문에서 제시한 자동 맞춤형 명령어 생성 및 객체‑지향 설계 흐름은 데이터 흐름 그래프를 중심으로 한 체계적인 변환 과정을 통해 SoC 설계의 복잡성을 크게 낮추고, 설계 주기를 단축시키며, 비용 효율적인 하드웨어 가속을 가능하게 한다. 앞으로도 ACAgen 프레임워크를 기반으로 다양한 응용 분야(예: 인공지능 추론, 신호 처리, 암호화)에서의 맞춤형 SoC 설계 자동화 연구를 확대해 나갈 계획이다.