🚀 “오픈RISC SoC, Veloce로 10배·그 이상 가속! – 하드웨어 에뮬레이션 혁신 사례”

📝 Abstract

Recently the hardware emulation technique has emerged as a promising approach to accelerating hardware verification/debugging process. To fully evaluate the powerfulness of the emulation approach and demonstrate its potential impact, we propose to emulate a system-on-chip (SoC) design using Mentor Graphics Veloce emulation platform. This article presents our project setup and the results we have achieved. The results are encouraging. ORPSoC emulation with Veloce has more than ten times faster than hardware simulation. Our experimental results demonstrate that Mentor Graphics Veloce has major advantages in emulation, verification, and debugging of complicated real hardware designs, especially in the context of SoC complexity. Through our three major tasks, we will demonstrate that (1) Veloce can successfully emulate large-scale SoC designs; (2) it has much better performance comparing to the state-of-the-art simulation tools; (3) it can significantly accelerate the process of hardware verification and debugging while maintaining full signal visibility.

💡 Analysis

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1. 연구 배경 및 목적

• 시장·기술 트렌드: 스마트폰·태블릿 등 복합 SoC의 출시 주기가 급속히 단축되면서 설계 검증 시간 단축이 핵심 과제로 부상.
• 핵심 질문: Veloce와 같은 하드웨어 에뮬레이션이 실제 복잡한 오픈소스 SoC(ORPSoC)를 얼마나 빠르고 정확하게 검증할 수 있는가?

2. 실험 설계 및 방법론

• 트리거 메커니즘: Linux 부팅 시 UART에 출력되는 특수 플래그, ‘SUM’ 및 CHStone 프로그램 종료 시 삽입한 특수 명령어를 감지해 자동 종료. 이는 에뮬레이션 시간 측정의 정확성을 크게 향상시킴.
• 벤치마크 구성
  1. SUM N – 반복 횟수(N)를 10~10,000,000까지 변화시켜 스케일에 따른 속도비 비교.
  2. Linux 부팅 – 전체 55 M 명령어, 198 M 사이클을 실행해 실질적인 OS 부팅 시나리오 검증.
  3. CHStone – 12개의 실무 수준 C 기반 애플리케이션(산술, 미디어, 보안 등)으로 전반적인 애플리케이션 레벨 성능 평가.

3. 주요 결과

• 스케일 의존성: 작은 프로그램에서는 속도 향상이 미미하지만, 명령어 수가 수십만 이상일 때 급격히 가속화됨.
• 전체 신호 가시성 유지: Veloce는 전통적인 FPGA 프로토타이핑과 달리 모든 내부 신호를 파형 파일로 추출 가능, 디버깅 효율성 크게 향상.

4. 강점

1. 실제 SoC 설계 적용: 오픈소스 기반 ORPSoC를 대상으로 하여 결과가 재현 가능하고, 산업 현장에 바로 적용 가능.
2. 다양한 벤치마크: 마이크로베이스 ‘SUM’부터 OS 부팅, 복합 애플리케이션까지 포괄적인 평가.
3. 자동 트리거 기반 종료: 인간 개입 없이 정확한 실행 시간 측정이 가능해 실험 재현성을 높임.
4. 전신 파형 제공: 전통적인 에뮬레이션 대비 디버깅 단계에서 큰 이점.

5. 한계 및 개선점

6. 학술·산업적 의의

• 학술적: 하드웨어 에뮬레이션이 실제 SoC 설계 검증에 제공하는 시간‑공간 트레이드오프를 정량화함으로써, 에뮬레이션 기반 설계 흐름의 모델링 및 최적화 연구에 기초 데이터를 제공한다.
• 산업적: 제품 개발 주기 단축을 목표로 하는 반도체 기업에게 “시뮬레이션 → 에뮬레이션 → 실리콘” 단계의 가교 역할을 명확히 제시, 특히 복잡한 OS 부팅·드라이버 검증에 유용함을 입증한다.

7. 향후 연구 방향

1. 대규모 상용 SoC 적용: 수백만 LOC 수준의 최신 프로세서·GPU·AI 가속기 포함 설계에 Veloce 적용 사례 확대.
2. 전력·에너지 효율 측정: 에뮬레이션 중 전력 소모와 시뮬레이션 대비 에너지 효율을 정량화하여 비용‑효율성을 평가.
3. 자동 트리거 생성 프레임워크: 고수준 언어(예: SystemC, C++)에서 테스트벤치 자동 변환·트리거 삽입 파이프라인 구축.
4. 멀티‑에뮬레이터 협업: Veloce와 FPGA 프로토타이핑을 결합한 하이브리드 흐름(예: FPGA‑in‑the‑Loop) 연구.
5. 클라우드 기반 에뮬레이션 서비스: 대규모 설계팀이 접근 가능한 SaaS 형태의 에뮬레이션 플랫폼 모델 제시.

요약
본 논문은 Mentor Graphics Veloce가 오픈소스 SoC인 ORPSoC를 10배 이상 빠르게 에뮬레이션할 수 있음을 실험적으로 입증한다. 특히 대규모 명령어 실행·OS 부팅·복합 애플리케이션 테스트에서 시뮬레이션 대비 현저한 속도 향상을 보이며, 전신 신호 가시성을 유지한다는 점이 큰 강점이다. 다만 시뮬레이션 비교의 정확성, 비용·전력 분석, 대규모 설계 적용 가능성 등에 대한 추가 연구가 필요하다. 이러한 결과는 하드웨어 설계 검증 흐름에 에뮬레이션을 적극 도입하려는 학계·산업계 모두에게 중요한 참고 자료가 될 것이다.

📄 Content

2014 Veloce 에뮬레이션 대회 보고서

OpenRISC System‑on‑Chip 설계 에뮬레이션

Kai Cong, Li Lei, Zhenkun Yang
지도교수: Fei Xie
{congkai, leil, zhenkun, xie}@cs.pdx.edu
Portland State University 컴퓨터 과학과, 포틀랜드, 오레곤

1. 서론

스마트폰·태블릿 등 새로운 컴퓨터 시스템이 점점 더 빠른 속도로 시장에 출시되고 있습니다. 이는 제품 개발 팀에게 시장 출시 시간(Time‑to‑Market)을 단축해야 한다는 막대한 압박을 가합니다. 설계 복잡도가 증가하고 시장 출시 시간이 단축되는 흐름 속에서, 하드웨어 설계 시뮬레이션·검증·디버깅을 가속화하기 위한 혁신적인 접근법이 요구됩니다.

최근 하드웨어 에뮬레이션 기술이 하드웨어 검증·디버깅 과정을 가속화하는 유망한 방법으로 부상하고 있습니다.

에뮬레이션 접근법의 강력함을 충분히 평가하고 그 잠재적 영향을 입증하기 위해, 우리는 Mentor Graphics Veloce 에뮬레이션 플랫폼을 이용해 System‑on‑Chip(SoC) 설계를 에뮬레이션하는 프로젝트를 수행했습니다. 본 논문에서는 프로젝트 설정과 얻은 결과를 제시합니다. 본 프로젝트에서 수행한 작업은 다음과 같습니다.

1. 기존 오픈소스 SoC 설계인 OpenRISC Reference Platform System on Chip (ORPSoC) 를 독립형 에뮬레이션
2. 세 가지 벤치마크를 이용한 에뮬레이션 성능 평가
   • 다양한 파라미터를 가진 ‘sum’ 프로그램 실행
   • ORPSoC 위에서 Linux 커널 부팅
   • ORPSoC 위에서 여러 소프트웨어 프로그램 실행
3. 시뮬레이션 접근법과의 철저한 비교 – Mentor Graphics ModelSim을 이용한 ORPSoC 시뮬레이션

결과는 고무적입니다. Veloce를 이용한 ORPSoC 에뮬레이션은 하드웨어 시뮬레이션보다 10배 이상 빠릅니다. 실험 결과는 Mentor Graphics Veloce가 복잡한 실제 하드웨어 설계, 특히 SoC 복잡성 맥락에서 에뮬레이션·검증·디버깅에 큰 장점을 가지고 있음을 보여줍니다.

세 가지 주요 과제를 통해 우리는 다음을 입증합니다.

1. Veloce는 대규모 SoC 설계를 성공적으로 에뮬레이션할 수 있다.
2. 최신 시뮬레이션 툴에 비해 뛰어난 성능을 제공한다.
3. 전체 신호 가시성을 유지하면서 하드웨어 검증·디버깅 과정을 크게 가속한다.

2. 배경

OpenRISC 1200

OpenRISC 1200 (OR1200) [1]은 OpenCores [2] 커뮤니티에서 개발·유지보수되는 합성 가능한 CPU 코어입니다. OR1200 설계는 OpenRISC 1000 RISC 아키텍처 [3]를 Verilog HDL로 구현한 오픈소스 구현체이며, 주요 특징은 다음과 같습니다.

• 중앙 CPU/DSP 블록
• 직접 매핑된 데이터·명령어 캐시
• WISHBONE 버스 인터페이스

ORPSoC

ORPSoC는 OpenRISC 기반 레퍼런스 SoC [4]로, Figure 1에 나타난 바와 같이 다음과 같은 하드웨어 구성 요소를 포함합니다.

• WISHBONE 버스
• SRAM 메모리
• 범용 입출력(GPIO)
• UART 직렬 포트
• 10/100 Mbps Ethernet MAC

Figure 1: ORPSoC 아키텍처(주요 구성 요소)

3. ORPSoC 시뮬레이션

우리는 Mentor Graphics ModelSim을 RTL 설계 시뮬레이터로 사용했습니다. 시뮬레이션 흐름은 Figure 2에 나타나 있습니다.

Figure 2: ModelSim을 이용한 ORPSoC 시뮬레이션 흐름

시뮬레이션 절차는 다음 세 단계로 구성됩니다.

1. OpenRISC 컴파일러를 이용해 ORPSoC에서 실행될 목표 프로그램을 메모리 파일(ROM 이미지)로 컴파일한다.
2. ModelSim은 컴파일된 ORPSoC 설계와 메모리 파일을 받아 목표 프로그램을 시뮬레이션한다.
3. 프로그램이 종료되면 ModelSim은 선택된 신호들의 파형을 출력하고, 프로그램 출력 로그를 파일에 기록한다.

4. ORPSoC 에뮬레이션

4.1 에뮬레이션 워크플로우

Mentor Graphics Veloce를 이용한 ORPSoC 에뮬레이션 흐름은 Figure 3에 요약됩니다. 여기서 목표 프로그램으로부터 생성된 메모리 파일은 테스트벤치 역할을 하며, ORPSoC 설계에 대량의 CPU 명령을 공급합니다.

Figure 3: Veloce를 이용한 ORPSoC 에뮬레이션 흐름

에뮬레이션 절차는 네 단계로 이루어집니다.

1. OpenRISC 컴파일러로 목표 프로그램을 메모리 파일로 컴파일하고, 이를 ORPSoC 메모리에 로드한다.
2. Veloce 소프트웨어가 ORPSoC 설계를 컴파일·합성한 뒤, 해당 설계를 Veloce 머신에 구성한다.
3. 에뮬레이션을 자동으로 종료시키기 위해 트리거를 정의하고 적용한다.
4. 에뮬레이션 시작 전, 메모리와 트리거를 Veloce 머신에 다운로드하고, 에뮬레이션을 실행한다. 트리거가 감지되면 에뮬레이션이 종료되고 파형 파일 및 관련 정보가 생성된다.

4.2 에뮬레이션 트리거

Veloce는 트리거 메커니즘을 제공하여 에뮬레이션 중 특정 논리 상태를 감지할 수 있습니다. 본 프로젝트에서는 Linux 부팅과 일반 프로그램 실행을 각각 감지하기 위해 두 개의 트리거를 정의했습니다. 트리거는 에뮬레이션 종료 조건을 결정하는 데 사용됩니다. Veloce 트리거 에디터를 이용하면 트리거를 손쉽게 생성하고 트리거 다이어그램을 자동으로 만들 수 있습니다.

4.2.1 Linux 부팅 트리거

Linux 시스템 부팅 시점을 판단하기 위해, 우리는 Linux 커널 소스에 UART 모듈을 통한 특수 플래그 출력 코드를 삽입했습니다. 이후 해당 플래그가 UART에 나타나는 순간을 포착하는 트리거를 정의했습니다. 트리거 다이어그램은 아래와 같습니다.

4.2.2 일반 프로그램 트리거

CHStone 벤치마크와 ‘SUM’ 프로그램 등 일반 프로그램의 종료 시점을 판단하기 위해, 프로그램 메모리 파일의 끝부분에 특수 명령을 삽입했습니다. 이 명령이 실행될 때를 포착하는 트리거를 정의했으며, 트리거 다이어그램은 다음과 같습니다.

5. 평가

본 절에서는 Veloce가 복잡한 하드웨어 설계를 다룰 때 얻을 수 있는 속도 향상을 중점적으로 평가합니다. 평가 대상은 두 가지 접근법이며, 각각 세 가지 벤치마크에 대해 실험했습니다.

• ORPSoC 시뮬레이션 (ModelSim)
• ORPSoC 에뮬레이션 (Veloce)

벤치마크

1. Sum N – 다양한 N값을 갖는 ‘sum’ 프로그램 실행
2. Linux 시스템 부팅 – ORPSoC 위에서 Linux 커널 부팅
3. CHStone – 12개의 서로 다른 애플리케이션으로 구성된 C 기반 벤치마크

5.1 ORPSoC 기본 정보

Table‑I은 ORPSoC 설계의 기본 정보를 보여줍니다. 여기서는 Blank, Comment, Code 라인을 LOC(줄 수) 로 평가했습니다.

5.2 벤치마크 1: Sum N

‘sum’ 프로그램을 N = 10, 100, 1 000, 10 000, 100 000, 1 000 000, 10 000 000 등 다양한 크기로 실행했을 때의 시뮬레이션·에뮬레이션 시간과 속도 향상 비율을 Table‑II와 Figure‑4에 정리했습니다.

• N이 작을 때는 Veloce가 큰 이점을 보이지 않음.
• N이 커질수록 Veloce의 속도 향상이 급격히 증가함.

예시 코드

#define N 10
int main() {
    long int i = 0, sum = 0;
    for (i = 0; i < N; i++)
        sum += i;
    return 0;
}

Table‑II: N별 실행 결과

Figure 4: N이 증가함에 따라 Veloce가 달성한 속도 향상

5.3 벤치마크 2: Linux 시스템 부팅

Linux 커널을 소스에서 직접 컴파일하고, 생성된 vmem 파일을 ORPSoC 메모리에 로드한 뒤 부팅을 시뮬레이션·에뮬레이션했습니다. 부팅 과

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