Computer Science / Hardware Architecture

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신경  부분 합과 스파이크 네트워크-온-칩을 갖춘 저전력 재구성형 뉴로모픽 가속기

신경 부분 합과 스파이크 네트워크-온-칩을 갖춘 저전력 재구성형 뉴로모픽 가속기

다음 세대의 장치 내 AI는 에너지 효율적인 딥 뉴럴 네트워크를 필요로할 것으로 보입니다. 뇌에서 영감을 받은 스퍼킹 뉴럴 네트워크(SNN)가 유망한 후보로 식별되었습니다. 곱셈이 필요하지 않게 함으로써 에너지 소모를 크게 줄일 수 있습니다. 장치 내 응용 프로그램의 경우 계산뿐만 아니라 통신도 상당량의 에너지와 시간을 차지합니다. 본 논문에서는 Shenjing이라는 재구성 가능한 SNN 아키텍처를 제안하며, 이는 모든 온칩 통신을 소프트웨어에 완전히 노출시켜 높은 정확도로 낮은 전력에서 SNN 모델 매핑이 가능하게 합니다. Shenjing과 달리 TrueNorth와 같은 이전의 SNN 아키텍처는 매핑을 위해 모델 수정 및 재학습이 필요합니다. 본 논문에서는 기존 인공신경망(ANN)인 다층 퍼셉트론, 컨볼루션 뉴럴 네트워크, 그리고 최신의 잔차 신경망까지 Shenjing에 성공적으로 매핑할 수 있다는 것을 보여줍니다. 이를 통해 ANN이 SNN의 에너지 효율성을 실현합니다. MNIST 추론 문제를 다층 퍼셉트론을 사용하여 96%의 정확도로 처리하고, 10개의 Shenjing 코어만으로 1.26mW의 전력을 소모했습니다.

paper AI 요약
코딩 기술을 활용한 단일 포트 메모리의 멀티포트 메모리 성능 달성

코딩 기술을 활용한 단일 포트 메모리의 멀티포트 메모리 성능 달성

현재 많은 성능 중심 시스템은 멀티포트 메모리와 같은 성능 개선을 통해 증가하는 메모리 접근 용량 요구를 충족시키기 위해 의존하고 있습니다. 그러나 기존의 멀티포트 메모리 설계는 큰 영역 차지와 복잡성을 가지고 있어 그 적용성이 제한적입니다. 이 논문은 코딩 이론을 이용해 이러한 문제를 해결하려고 합니다. 특히, 이 논문에서는 여러 단일 포트 메모리 뱅크에 데이터를 인코딩하여 알고리즘적으로 멀티포트 메모리의 기능을 구현하는 프레임워크를 소개합니다. 이 논문은 저장 공간 오버헤드가 현저히 적은 세 가지 코드 설계를 제안하며, 더욱 성능을 개선하기 위해 여러 코어에서 보내는 읽기와 쓰기 요청을 더 효율적으로 스케줄링할 수 있는 메모리 컨트롤러 설계도 제시합니다. 또한 DRAM 트레이스에 따라 코드 기반 메모리 설계의 효율성을 개선하기 위한 동적 인코딩 기술을 탐구하고, 제안된 코딩 메모리 설계에서 중요한 단어 읽기와 쓰기 지연 시간이 전통적인 미코딩 메모리 설계보다 크게 향상됨을 보여줍니다.

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BRISC-V  오픈소스 아키텍처 설계 공간 탐색 도구박스

BRISC-V 오픈소스 아키텍처 설계 공간 탐색 도구박스

이 논문에서는 레지스터-트랜스퍼 수준 (RTL) 아키텍처 설계 공간 탐색을 위한 플랫폼을 소개합니다. 이 플랫폼은 오픈 소스이며, RISC-V 기반의 단일 및 멀티코어 시스템 설계를 위해 파라미터화되고 합성 가능한 RTL 모듈 세트로 구성됩니다. 플랫폼은 높은 수준의 모듈성을 갖추고 있습니다. 다양한 복잡도의 RISC-V 기반 코어, 다중 레벨 캐시 및 메모리 조직, 시스템 토폴로지, 라우터 아키텍처 및 라우팅 방식을 탐색하기 위한 고성능, 정확한 파라미터화된, 조합 가능한 RTL 모듈을 제공합니다. 이 플랫폼은 RTL 시뮬레이션과 FPGA 기반의 에뮬레이션에 사용될 수 있습니다. 하드웨어 모듈은 벤더별 블록 없이 합성 가능한 Verilog로 구현되었습니다. 플랫폼에는 코어를 위한 소프트웨어 개발을 돕는 RISC-V 컴파일러 도구체인, 시스템 구성용 웹 기반 그래픽 사용자 인터페이스 (GUI), 그리고 RISC-V 어셈블리 시뮬레이터가 포함되어 있습니다. 이 플랫폼은 단순한 싱글 사이클 프로세서에서 복잡한 메모리 계층과 네트워크-온-칩을 갖춘 멀티코어 SoC까지 다양한 RISC-V 아키텍처를 지원합니다. 모듈은 증분적 추가 및 수정을 지원하도록 설계되었습니다. 구성 요소 간의 인터페이스는 프로세서의 전체 캐시 모듈, 코어 또는 개별 파이프라인 스테이지가 시스템의 나머지를 변경하지 않고 수정되거나 교체될 수 있도록 설계되었습니다. 이 플랫폼은 연구원들이 필요에 따라 맞춤화할 수 있는 완성된 RISC-V 멀티코어 시스템을 빠르게 인스턴스화하고 합성 가능한 RTL로 만들 수 있게 합니다.

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