최대 오류 모델링을 이용한 결함 허용 연산의 MAP 추정

본 논문은 안전‑중심 전자 시스템(예: 이식형 바이오칩, 자동차 안전 제어)에서 발생 가능한 최악의 논리 오류를 정량화하기 위해, 회로 전체 입력 공간에 대한 최대 오류 확률을 정확히 계산하는 새로운 확률적 프레임워크를 제시한다. 저자들은 먼저 대상 회로를 세 개의 블록으로 구성된 확률 모델로 변환한다. 첫 번째 블록은 이상적인 오류‑프리 로직을, 두 번째 블록은 각 게이트가 고정된 오류 확률 ε를 갖는 오류‑프리 로직을, 세 번째 블록은 두 블록의 출력 차이를 감지하는 XOR 기반 비교기로 이루어진다. 비교기의 출력이 ‘1’이면 해당 출력이 오류임을 의미한다. 이 모델을 베이즈 네트워크 형태로 표현하면, 각 신호는 이진 랜덤 변수이며, 논리 게이트는 부모‑자식 관계와 조건부 확률표(CPT)로 정의된다. 오류‑프리 게이트는 전통적인 논리 진리표를 그대로 사용하고, 오류‑프리 게이트는 ε를 반영해 ‘잘못된’ 출력 확률을 추가한다. 이렇게 구성된 네트워크의 전체 결합 확률 P(Y) = Π_v P(Y_v | Pa(Y_v)) 로 분해될 수 있다. 논문의 핵심 문제는 “입력 벡터 i와 오류 증거 o(비교기 출력이 1인 경우)가 동시에 발생할 확률 P(i, o)를 최대화하는 i”를 찾는 MAP 추정이다. 전체 입력 조합을 전수 조사하면 2^k (k는 입력 수) 만큼의 조합이 필요하므로 비현실적이다. 이를 해결하기 위해 저자들은 Shenoy‑Shafer 알고리즘을 기반으로 한 이진 조인 트리를 구축한다. 조인 트리는 회로의 변수들을 그룹화하고, 메시지 전달 과정을 통해 각 서브트리(부분 입력 할당)에 대한 상한값 U(i_partial)를 계산한다. 현재까지 발견된 최댓값 P_max보다 U가 작으면 해당 서브트리를 완전히 차단(prune)한다. 이 가지치기 전략은 상한값이 정확히 계산될 때만 적용되므로 최종 결과의 정확성을 손상시키지 않는다. 알고리즘 흐름은 다음과 같다. (1) 회로를 베이즈 네트워크로 변환하고, 이진 조인 트리를 생성한다. (2) 입력 공간을 루트에서 리프까지 탐색하면서, 각 노드에서 현재 부분 입력에 대한 상한값을 Shenoy‑Shafer 메시지로 얻는다. (3) 상한값이 현재 P_max보다 크면 탐색을 계속하고, 작으면 서브트리를 버린다. (4) 리프에 도달하면 전체 입력 i와 증거 o에 대한 정확한 확률을 계산해 P(i, o)를 얻고, P_max와 최악 입력 i_MAP을 업데이트한다. 복잡도 분석에서는 최악의 경우 여전히 O(2^k) 이지만, 실제 회로에서는 조건부 독립성 및 구조적 특성 덕분에 평균 실행 시간이 크게 감소한다. 특히, 회로가 트리 구조에 가깝거나 게이트 간 의존성이 제한적일 때, 탐색 공간이 수천 배 이상 축소된다. 실험에서는 MCNC와 ISCAS 벤치마크 회로(예: c17, s27, b1 등)를 대상으로 ε를 0.01~0.1 구간에서 변화시키며 최대 오류 확률과 최악 입력 벡터를 도출했다. 결과는 다음과 같다. (1) 제안 모델이 HSpice 시뮬레이션과 동일한 최악 입력을 찾아냈으며, 오류 확률 차이는 평균 1.23%에 불과했다. (2) 평균 오류와 최대 오류 사이의 차이가 회로마다 크게 달라, 특히 이기종 게이트(NAND, NOR, XOR 등)가 혼합된 회로에서는 최대 오류가 평균 오류보다 5~10배 높았다. (3) ε가 특정 임계값을 초과하면 출력이 완전히 무작위(0.5)로 변하는 현상을 관찰했으며, 이를 회로별 오류 경계로 제시했다. 논문의 주요 기여는 다음과 같다. 첫째, 회로 전체 구조와 신호 의존성을 포함한 정확한 확률 모델을 제시함으로써 기존의 평균 기반 오류 분석을 보완한다. 둘째, MAP 추정을 효율적으로 수행할 수 있는 탐색 알고리즘을 설계하고, Shenoy‑Shafer 기반 상한값을 이용한 가지치기로 실용적인 계산 시간을 확보한다. 셋째, 회로별 최대 오류 확률과 최악 입력 벡터를 제공함으로써 설계 단계에서 안전 마진을 정량적으로 설정하고, 테스트 패턴 생성 및 신뢰성 검증에 직접 활용할 수 있다. 마지막으로, 오류 확률 ε에 대한 민감도 분석을 통해, 특정 게이트의 고장률이 전체 시스템 신뢰도에 미치는 영향을 정량화하였다. 이러한 결과는 차세대 나노·양자·스핀 기반 회로 설계 시, 열 한계에 가까운 동작 전압에서 발생할 수 있는 높은 오류율을 사전에 평가하고, 적절한 오류 정정·중복 구조를 설계하는 데 중요한 지침을 제공한다.