신경망 기반 비선형 자기간섭 취소, 전통 다항식보다 효율적

본 논문은 인‑밴드 풀‑듀플렉스 라디오에서 발생하는 자기간섭(Self‑Interference, SI)을 디지털 영역에서 효과적으로 억제하기 위한 새로운 비선형 취소 기법을 제안한다. 서론에서는 풀‑듀플렉스 시스템이 송·수신을 동일 주파수 대역에서 동시에 수행함으로써 스펙트럼 효율을 크게 향상시킬 수 있지만, 송신기에서 발생한 SI가 수신기 노이즈 플로어보다 수십 dB 이상 강하게 들어와 이를 충분히 억제하지 못하면 시스템이 동작하지 못한다는 점을 강조한다. 아날로그 단계에서 수동·능동 억제로 약 50 dB 정도 억제할 수 있으나, 잔여 SI는 DAC/ADC 비선형성, IQ 불균형, 위상 잡음, PA 비선형성 등 다양한 트랜시버 비선형 요인에 의해 왜곡된다. 이러한 비선형성은 단순 선형 필터링으로는 제거할 수 없으며, 기존 연구에서는 다항식 기반의 병렬 Hammerstein 모델을 사용해 비선형 SI를 추정하고 차감하였다. 다항식 모델은 차수 P와 메모리 길이 M, L에 따라 파라미터 수가 급격히 증가하고, 비선형 기저함수 계산 및 PCA 기반 차원 축소가 추가 복잡성을 초래한다는 한계가 있다. 본 논문은 이러한 문제점을 해결하기 위해 비선형 부분을 신경망으로 대체하는 방안을 제시한다. 먼저 SI 신호 y(n)를 선형 부분 y_lin(n)과 비선형 부분 y_nl(n)으로 분리한다. 선형 부분은 기존의 최소제곱(LS) 채널 추정으로 ĥ₁,₁을 구하고, 이를 이용해 y_lin을 복원·제거한다. 남은 y_nl은 복소수 신호를 실수·허수로 분리한 뒤, 2(M+L)개의 입력 노드와 은닉 노드 n_h개, 2개의 출력 노드(실수·허수)로 구성된 단층 피드포워드 신경망에 입력한다. 은닉층 활성화 함수는 ReLU, 출력층은 항등 함수를 사용한다. 가중치와 편향을 포함한 총 학습 파라미터 수는 n_NN = (2M+2L+1)n_h + 2(n_h+1) + 2(M+L) 로, 동일한 차수·메모리 조건에서 다항식 모델과 비교해 연산량이 크게 감소한다. 연산 복잡도 분석에서는 다항식 모델이 비선형 기저함수 계산을 무시하고도 실수 덧셈 n_ADD,poly = 2(n_poly−M−L−1)와 실수 곱셈 n_MUL,poly = 3(n_poly−M−L)를 필요로 함을 보인다. 반면 신경망은 은닉층에서 (2M+2L)·n_h개의 실수 곱셈과 (2M+2L+3)·n_h개의 실수 덧셈만 필요하다. 따라서 추론 단계에서 신경망은 다항식 대비 약 36 % 적은 실수 곱셈을 사용한다. 실험은 National Instruments FlexRIO 기반 풀‑듀플렉스 테스트베드에서 수행되었다. 10 MHz 대역폭, 20 MHz 샘플링, QPSK‑OFDM 변조를 사용했으며, 평균 전송 전력은 10 dBm, 수동 아날로그 억제는 53 dB였다. 다항식 모델은 M+L=13, 차수 P=7을 사용했고, 신경망은 은닉 노드 수 n_h=30으로 설정하였다. 전체 20 000개의 베이스밴드 샘플 중 90 %를 학습에, 10 %를 테스트에 사용하였다. 결과는 선형 취소 후 약 -80 dBm 수준이던 SI가 비선형 취소를 거쳐 다항식 모델에서는 -87.5 dBm, 신경망에서는 -87.7 dBm까지 억제되었으며, 두 방법 모두 약 7 dB의 추가 억제를 달성했다. 학습 에포크가 증가함에 따라 신경망의 비선형 SI 억제량은 빠르게 수렴했으며, 테스트 프레임에서도 안정적인 성능을 유지했다. 논문의 주요 기여는 (1) 비선형 SI를 선형 부분과 분리하고, 약한 비선형 잔여 신호를 저차원 피드포워드 신경망으로 효과적으로 모델링함으로써 기존 다항식 기반 방법과 동등하거나 약간 우수한 억제 성능을 달성했다는 점, (2) 추론 단계에서 필요한 실수 곱셈 수를 크게 줄여 하드웨어 구현 효율성을 높였으며, (3) 채널 변동 시 재학습을 통해 빠르게 적응할 수 있어 PCA 기반 차원 축소의 재계산 부담을 회피했다는 점이다. 한계점으로는 현재 실험이 단일 안테나, 제한된 비선형성(주로 PA와 IQ 불균형)만을 대상으로 했으며, 다중 안테나 MIMO 환경이나 더 복잡한 비선형 왜곡(예: 디지털 프리디스토션, 고차 메모리 효과)에서는 추가적인 네트워크 구조 확장이나 하이퍼파라미터 튜닝이 필요할 수 있다. 또한, 학습 단계의 연산 복잡도와 실시간 온라인 학습을 위한 메모리 요구사항에 대한 상세 분석이 부족하다. 향후 연구에서는 이러한 부분을 보완하고, ASIC/FPGA 구현을 통한 실제 전력 소비 및 지연 분석을 수행하는 것이 필요하다.