새로운 전 디지털 배경 보정 기법 1차 근사 FIR 필터를 이용한 시간 인터리브 ADC 보정

** 본 논문은 시간 인터리브 아날로그‑디지털 변환기(TIADC)에서 발생하는 채널 간 불일치를 효과적으로 보정하기 위한 전 디지털 배경 보정 기법을 제안한다. TIADC는 여러 개의 저속 서브 ADC를 병렬로 동작시켜 고속 샘플링을 구현하지만, 각 서브 ADC의 오프셋, 이득, 샘플링 타임 불일치가 합성 신호에 별칭(alias) 및 왜곡을 일으켜 SINAD와 ENOB를 크게 저하시킨다. 기존의 보정 방법은 적응형 블라인드 보정, 저해상도 보조 ADC 사용, 해다마드 변환 기반 보정 등 다양하지만, 대부분 많은 연산량, 추가 하드웨어, 혹은 높은 메모리 요구사항을 동반한다. 저자들은 먼저 채널 불일치를 수학적으로 모델링한다. 각 채널 \(m\)의 주파수 응답을 \(H_m(j\omega)= (1+g_{\Delta,m})e^{-j\omega t_{\Delta,m}}\) 로 표현하고, 불일치가 작다는 가정 하에 1차 테일러 전개를 적용해 \(H_m(j\omega)\approx 1+g_{\Delta,m}+j\omega t_{\Delta,m}\) 로 근사한다. 이 근사식은 DFT 영역에서 불일치가 만든 별칭 성분을 명시적으로 나타내며, 식 (6)‑(8)에서 보듯이 이득 불일치는 고정된 진폭 변조, 샘플링 타임 불일치는 주파수에 비례하는 위상 변조를 야기한다. 보정 아이디어는 이러한 변조를 역전파하는 FIR 필터 뱅크를 설계하는 것이다. 1차 근사 FIR 필터는 전송 함수 \(W(j\omega)=\frac{1}{1+g_{\Delta,m}+j\omega t_{\Delta,m}}\) 를 구현하도록 계수를 계산한다. 저자들은 30‑tap FIR와 24‑bit 고정소수점 계수를 사용했으며, 이는 12‑bit 신호에 충분히 정확한 보정을 제공한다는 것을 시뮬레이션으로 검증했다. FIR 탭 수가 적어도 20~30 사이면 이득 및 타임 불일치에 대한 보정이 거의 완전하게 이루어지며, 연산 복잡도와 메모리 사용량이 크게 감소한다. M‑채널 일반화에서는 하나의 채널을 이상적인 기준으로 가정하고, 나머지 (M‑1) 채널에 동일한 1차 FIR 보정기를 적용한다. 각 보정기는 독립적으로 동작하므로 병렬 구현이 가능하고, 폴리페이즈 구조를 도입해 L개의 서브스트림으로 분할 후 동시에 처리한다. 이렇게 하면 전체 처리 속도가 L배 가속되며, 실시간 보정이 가능해진다. 시뮬레이션에서는 두 채널 12‑bit TIADC에 30‑tap FIR를 적용했을 때, 원래 SINAD 45 dB가 69 dB로 24 dB 향상되었다. 5채널 시뮬레이션에서도 넓은 주파수 대역(0.019 fs~0.399 fs)에서 별칭이 크게 감소하고, SINAD가 36 dB → 69 dB 로 개선되었다. 파라미터 스윕 실험에서는 FIR 계수 비트폭이 24 bit이면 12‑bit 신호 보정에 충분하고, 탭 수가 30 이하이면 실용적인 성능을 유지한다는 것을 확인했다. 실제 하드웨어 검증에서는 1.8 GS/s, 12‑bit TIADC에 동일한 보정 구조를 적용하였다. 측정된 스펙트럼에서 잡음 성분이 감소하고, SINAD가 47 dB → 53 dB 로 향상되었다. 시뮬레이션 대비 보정 효과가 다소 낮은 이유는 실제 회로의 비선형성 및 잡음이 추가되었기 때문이며, 이는 FIR 계수와 탭 수를 늘리거나 보정 알고리즘을 2차 이상으로 확장하면 개선될 수 있다. 결론적으로, 이 논문은 1차 근사 모델을 기반으로 한 FIR 보정기가 적은 탭 수와 제한된 비트폭으로도 충분히 높은 보정 성능을 제공한다는 점을 입증한다. 채널 수에 독립적인 구조와 폴리페이즈 병렬 처리 방식은 초고속, 초고해상도 ADC 시스템에 실시간으로 적용 가능하도록 설계되었으며, 회로 면적·전력·연산량을 크게 절감한다는 장점이 있다. 향후 연구에서는 2차·다중 차수 근사, 비선형 보정, 그리고 ASIC 구현을 통한 전력 최적화가 기대된다. **