이미지·비디오 코딩을 위한 저복잡도 이산 체비셰프 변환 근사

본 논문은 8‑point 이산 체비셰프 변환(DTT)의 연산량을 크게 감소시키는 새로운 근사 알고리즘을 제안한다. 기존 DTT는 정밀도가 높지만, 빠른 구현을 위한 알고리즘이 44개의 덧셈과 29개의 비트 시프트(총 73 연산)를 필요로 하여 저전력·저면적 구현에 한계가 있었다. 저자는 DCT 근사에서 사용된 “scale‑and‑round” 기법을 DTT에 적용해, 스케일링 행렬 D₀와 실수 파라미터 α를 곱한 뒤 반올림을 수행함으로써 {‑1,0,1} 값만을 갖는 정수 행렬 T*를 도출한다. α는 0.931~0.957 구간에서 탐색했으며, 이 구간 내 모든 α에 대해 동일한 T*가 얻어진다. T*는 전방 변환에 20개의 덧셈만 필요하고 시프트는 전혀 없으며, 역변환을 위한 행렬 T₁은 29개의 덧셈과 8개의 시프트를 요구한다. 이는 기존 정확 DTT 대비 각각 54.5%와 34.1%의 연산 감소에 해당한다. 스케일 행렬 D₁·D*는 양자화 단계에 포함시켜 실제 연산에서 무시할 수 있으므로, 전체 연산 복잡도는 T*와 T₁ 두 행렬의 덧셈·시프트만으로 평가된다. 이미지 압축 실험에서는 45장의 512×512 그레이스케일 이미지를 8×8 블록으로 나누어 2‑D 변환을 적용하였다. 변환 후 zig‑zag 순서로 r개의 계수를 선택하고 나머지는 버리는 방식으로 PSNR 대신 SSIM과 SR‑SIM을 품질 지표로 사용했다. 결과는 r값이 증가함에 따라 제안 근사와 정확 DTT의 SSIM·SR‑SIM 차이가 거의 없으며, r=6일 때 압축된 ‘Lena’ 이미지의 시각적 차이는 인간이 구분하기 어려울 정도였다. 비디오 코딩에서는 x264 라이브러리에 제안 근사를 삽입해 H.264/AVC 인코더를 수정하였다. 기존 8‑point 정수 DCT는 32덧셈+14시프트가 필요하지만, 제안 전방 변환은 38% 적은 덧셈만으로 구현되고 역방향에서도 9% 적은 덧셈과 43% 적은 시프트를 요구한다. 비트레이트 100~500 kbps와 QP 5~50 구간에서 평균 Y‑SSIM 차이는 0.01 이하로, 고압축 상황에서도 품질 저하가 미미했다. 하드웨어 구현은 Xilinx Virtex‑6 XC6VLX240T‑1FFG1156 FPGA에서 수행되었다. 정확 DTT 대비 논리 블록(CL B) 64.7% 감소, 플립플롭(FF) 71% 감소, 동적 전력(Dp) 44.9% 절감, 최대 동작 주파수 438 MHz(≈1.04배 향상) 등을 달성하였다. 면적‑시간(AT)과 면적‑시간²(AT²) 메트릭에서도 각각 66.1%와 67.5%의 개선을 기록했다. 결론적으로, 제안된 DTT 근사는 곱셈을 전혀 사용하지 않는 저복잡도 구조를 제공하면서 이미지·비디오 코딩 품질을 거의 손상시키지 않는다. 이는 저전력 임베디드 시스템, 모바일 디바이스, 원격 센서 네트워크 등 연산·전력 제약이 큰 환경에서 실용적인 대안이 된다. 향후 연구에서는 양자화 스킴과 비대칭 코덱(예: Distributed Video Coding)에서의 적용 가능성을 탐색하고, 다른 차원의 DTT(예: 16‑point) 근사 확대도 기대된다.