시간 도약을 통한 효율적인 명시적 시간 모델 검증 기법

본 논문은 실시간 시스템의 정형 검증을 위해 널리 사용되는 명시적 시간 기술(Explicit-time Description Methods, EDM)의 한계를 분석하고, 이를 극복하기 위한 새로운 방법인 Efficient Explicit-time Description Method(EEDM)를 제안한다. 먼저, 기존 EDM인 LEDM(Lamport’s Explicit-time Description Method), SEDM(Sync‑based EDM), SMEDM(Semaphore‑based EDM)의 구조와 동작 방식을 상세히 설명한다. LEDM은 전역 변수 now와 각 프로세스마다 ub‑timer, lb‑timer를 두고, Tick 프로세스가 매 스텝마다 now를 1씩 증가시키며 모든 타이머를 감소시킨다. SEDM은 Tick과 각 시스템 프로세스 간에 rendezvous 동기화를 도입해 타이머를 로컬에 배치하고, SMEDM은 전역 세마포어 하나만으로 타이머를 관리한다. 이들 방법은 모두 시간 단위를 1씩 증가시키는 공통된 설계 때문에, 시간 상한값이 커질수록 상태 공간이 급격히 증가한다는 공통적인 문제점을 가진다. EEDM은 이러한 문제를 해결하기 위해 Tick 프로세스에 두 가지 동작 모드를 도입한다. **Standard Mode**는 기존과 동일하게 now를 1씩 증가시키며, 현재 시각을 저장하거나 비교해야 하는 프로세스가 있을 때만 활성화된다. 각 프로세스는 전역 플래그 need_time_i를 통해 현재 시각이 필요한지를 선언한다. 반면, **Leaping Mode**는 모든 프로세스가 현재 시각을 필요로 하지 않을 때 동작한다. 이 모드에서는 활성화된 모든 타이머 중 최소값을 계산하여, 그 값만큼 now를 한 번에 증가시킨다. 즉, “다음 중요한 이벤트까지 남은 최소 시간”만큼 점프함으로써 불필요한 중간 상태를 생략한다. 구현 측면에서 EEDM은 DIVINE이라는 분산 모델 체커에 통합되었다. DIVINE은 LTL 기반의 명시적 상태 탐색을 수행하며, O(WCTY)와 MAP 두 가지 병렬 알고리즘을 제공한다. EEDM은 전역 변수 next_tick_interval을 동적으로 업데이트하고, Tick 프로세스는 이를 기반으로 now를 증가시킨다. now는 모듈러 연산을 사용해 정수 오버플로우를 방지한다. 또한, 각 프로세스는 자신의 ub‑timer와 lb‑timer를 로컬에 보관하면서, 필요 시 전역 now와 동기화한다. 이러한 설계는 전역 now에 대한 의존성을 최소화하고, 모델링의 모듈성을 유지한다. 실험에서는 여러 실시간 시스템 벤치마크(교통 신호 제어, 의료 선점 스케줄링, 철도 인터록킹 등)를 대상으로 LEDM, SEDM, SMEDM과 EEDM을 비교하였다. 실험 환경은 고성능 클러스터에서 DIVINE을 사용했으며, 상태 수, 실행 시간, 메모리 사용량을 주요 지표로 측정하였다. 결과는 다음과 같다. Leaping Mode를 적용한 EEDM은 동일한 모델에 대해 상태 수가 평균 60% 이상 감소했으며, 시간 파라미터가 2배 증가해도 상태 증가율이 미미했다. 실행 시간과 메모리 사용량도 각각 40%·35% 정도 절감되었다. Standard Mode만을 사용한 경우에도 기존 LEDM 대비 비슷한 효율을 보였으며, 현재 시각을 저장해야 하는 선점 스케줄링 시나리오에서도 정확성을 유지하였다. 논문은 또한 명시적 시간 기술이 타임드 오토마타 기반 검증 도구(예: UPPAAL)와 차별화되는 장점—특히 현재 시각을 직접 접근·저장할 수 있다는 점—을 강조한다. 이러한 장점은 선점 스케줄링, 시간 기반 의사결정 등에서 필수적이며, 기존 타임드 오토마타는 현재 시각을 저장할 메커니즘이 없어 제한적이었다. EEDM은 이러한 요구를 만족하면서도 상태 폭발 문제를 실질적으로 완화한다. 마지막으로, 논문은 EEDM이 분산 모델 검증 환경에서 효과적으로 동작함을 입증함으로써, 대규모 실시간 시스템 검증에 새로운 가능성을 제시한다. 향후 연구 방향으로는 Leaping Mode의 최적화 전략(예: 동적 최소 타이머 계산 비용 감소)과 다양한 모델링 언어와의 연계, 그리고 실시간 시스템 설계 단계에서의 자동화된 타이머 분석 기법 개발을 제안한다.